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第1章 VLSI概论 1

1.1 复杂性与设计 1

1.1.1 设计流程举例 3

1.1.2 VLSI芯片的类型 5

1.2 基本概念 5

1.3 本书安排 7

1.4 参考资料 8

第1部分 硅片逻辑 13

第2章 MOSFET逻辑设计 13

2.1 理想开关与布尔运算 13

2.2 MOSFET开关 17

2.3 基本的CMOS逻辑门 23

2.3.1 非门（NOT门） 24

2.3.2 CMOS或非门（NOR门） 25

2.3.3 CMOS与非门（NAND门） 28

2.4 CMOS复合逻辑门 30

2.4.1 结构化逻辑设计 32

2.4.2 异或门（XOR）和异或非门（XNOR） 40

2.4.3 一般化的AOI和OAI逻辑门 41

2.5 传输门（TG）电路 42

逻辑设计 43

2.6 时钟控制和数据流控制 45

2.7 参考资料 48

2.8 习题 48

第3章 CMOS集成电路的物理结构 51

3.1 集成电路工艺层 51

互连线的电阻和电容 53

3.2 MOSFET 56

3.2.1 硅的导电性 58

3.2.2 nFET和pFET 62

3.2.3 FET中的电流 63

3.2.4 栅电容的驱动 67

3.3 CMOS工艺层 69

3.4 FET阵列设计 71

3.4.1 基本门设计 73

3.4.2 复合逻辑门 76

3.4.3 一般性讨论 78

3.4.4 小结 81

3.5 参考资料 81

3.6 习题 82

第4章 CMOS集成电路的制造 85

4.1 硅工艺概述 85

本章概要 87

4.2 材料生长与淀积 88

4.2.1 二氧化硅 88

4.2.2 氮化硅 89

4.2.3 多晶硅 90

4.2.4 金属化 90

4.2.5 掺杂硅层 91

4.2.6 化学机械抛光 92

4.3 刻蚀 93

洁净间 97

4.4 CMOS工艺流程 97

工艺改进 101

4.5 设计规则 104

4.5.1 物理极限 107

4.5.2 电气规则 108

4.6 参考资料 108

第5章 物理设计的基本要素 109

5.1 基本概念 109

CAD工具 110

5.2.1 n阱 111

5.2 基本结构的版图 111

5.2.2 有源区 112

5.2.3 掺杂硅区 113

5.2.4 MOSFET 114

5.2.5 有源区接触 117

5.2.6 金属层1 118

5.2.7 通孔和多层金属 121

5.2.8 防止闩锁现象 121

5.2.9 版图编辑器 123

5.3 单元概念 124

5.4 FET的尺寸确定和单位晶体管 129

5.5 逻辑门的物理设计 133

5.5.1 NOT单元 134

5.5.2 与非门（NAND）和或非门（NOR）单元 135

5.5.4 关于版图的小结 136

5.5.3 复合逻辑门 136

5.6 设计层次化 137

5.7 参考资料 139

第2部分 从逻辑到电子电路 143

第6章 MOSFET的电气特性 143

6.1 MOS物理学 143

阈值电压的推导 146

6.2 nFET电流－电压方程 147

6.2.1 SPICE Level 1方程 153

6.2.2 体偏置效应 153

6.2.3 电流方程推导 154

6.3 FET的RC模型 157

6.3.1 漏源HET电阻 157

6.3.2 HET电容 159

6.3.3 模型建立 163

6.4 pFET特性 165

pFET寄生参数 168

6.5.1 尺寸缩小原理 169

6.5 小尺寸MOSFET模型 169

6.5.2 小尺寸器件效应 171

6.5.3 SPICE模型 172

6.6 参考资料 173

6.7 习题 174

第7章 CMOS逻辑门电子学分析 176

7.1 CMOS反相器的直流特性 176

7.2 反相器的开关特性 181

7.2.1 下降时间计算 185

7.2.2 上升时间 186

7.2.3 传播延时 188

7.2.4 一般分析 189

7.2.5 反相器电路小结 191

7.3 功耗 191

7.4.1 与非门（NAND门）分析 193

7.4 DC特性：与非门（NAND门）和或非门（NOR门） 193

7.4.2 或非门（NOR门） 196

7.5 与非门和或非门的暂态响应 197

7.5.1 NAND2开关时间 198

7.5.2 二输入或非门（NOR2）的开关时间 200

7.5.3 小结 202

7.6 复合逻辑门的分析 202

功耗 204

7.7 逻辑门过渡特性设计 205

7.8 传输门和传输管 208

7.9 关于SPICE模拟 211

7.10 参考资料 213

7.11 习题 214

第8章 高速CMOS逻辑电路设计 217

8.1 门延时 217

8.2 驱动大电容负载 224

在反相器链中使延时最小 226

8.3 逻辑努力（Logical Effort） 231

8.3.1 基本定义 231

8.3.2 一般化情形 235

8.3.3 级数的优化 239

8.3.4 逻辑面积 240

8.3.5 分支情况 241

8.3.6 小结 242

8.4 BiCMOS驱动器 242

8.4.1 双极型管的特性 243

8.4.2 驱动电路 246

8.5 参考资料 248

8.6 习题 249

9.1 镜像电路 251

第9章 CMOS逻辑电路的高级技术 251

9.2 准nMOS电路 253

9.3 三态电路 255

9.4 时钟控制CMOS 256

9.5 动态CMOS逻辑电路 261

9.5.1 多米诺逻辑 263

9.5.2 动态逻辑电路的功耗 266

9.6 双轨逻辑电路 266

9.6.1 CVSL 267

9.6.2 互补传输管逻辑 269

9.7 参考资料 270

9.8 习题 270

第3部分 VLSI系统设计 275

第10章 用Verilog？硬件描述语言描述系统 275

10.1 基本概念 275

Verilog举例 276

10.2 结构化的门级模型 276

10.3 开关级建模 284

10.4 层次化设计 288

10.5 行为级和RTL建模 291

10.6 参考资料 297

10.7 习题 298

第11章 常用的VLSI系统部件 300

11.1 多路选择器 300

11.2 二进制译码器 305

11.3 相等检测器和比较器 307

11.4 优先权编码器 310

11.5 移位和循环操作 313

11.6 锁存器 316

11.7 D触发器 321

11.8 寄存器 326

11.9 综合的作用 327

11.10 参考资料 328

11.11 习题 329

第12章 CMOS VLSI运算电路 330

12.1 一位加法器电路 330

12.2 串行进位加法器 335

12.3 超前进位加法器 338

12.3.1 曼彻斯特进位链 343

12.3.2 扩展为宽位加法器 345

12.4 其他高速加法器 348

12.4.1 进位旁路电路（Carry-Skip Circuits） 348

12.4.2 进位选择加法器（Carry-Select Adder） 349

12.4.3 进位保留加法器（Carry-Save Adder） 350

12.5 乘法器 351

12.5.1 阵列乘法器 353

12.5.2 其他乘法器 355

12.7 参考资料 358

12.6 小结 358

12.8 习题 359

第13章 存储器与可编程逻辑 360

13.1 静态RAM 360

13.2 SRAM阵列 364

13.3 动态RAM 372

13.3.1 DRAM单元的物理设计 375

13.3.2 分割字线结构 376

13.4 ROM阵列 377

用户编程ROM 379

13.5 逻辑阵列 382

13.5.1 可编程逻辑阵列 382

13.5.2 门阵列 385

13.6 参考资料 386

13.7 习题 387

14.1 大规模集成电路的物理设计 390

第14章 系统级物理设计 390

14.2 互连线延时模型 391

14.2.1 信号延时与连线长度的关系 398

14.2.2 对互连线延时的考虑 399

14.3 串扰 399

有关串扰的考虑 403

14.4 互连线的尺寸缩小 404

14.5 布局布线 406

14.6 输入和输出电路 410

14.6.1 输入电路 410

14.6.2 输出驱动器 414

14.7 电源的分配和功耗 416

同时切换引起的噪声 418

14.8 低功耗设计考虑 421

14.9 参考资料 422

14.10 习题 423

第15章 VLSI时钟和系统设计 426

15.1 时钟控制触发器 426

经典的状态机 427

15.2 CMOS时钟方式 429

15.2.1 钟控逻辑链 429

15.2.2 动态逻辑链 437

15.3 流水线系统 439

15.4 时钟的产生和分配 443

15.4.1 时钟的稳定和产生 444

15.4.2 时钟布线与驱动器树结构 446

15.5 系统设计考虑 451

15.5.1 位片式设计 452

15.5.2 cache存储器 453

15.5.3 脉动系统和并行处理 454

15.6 参考资料 455

15.5.4 小结 455

第16章 VLSI电路的可靠性与测试 457

16.1 一般概念 457

可靠性建模 459

16.2 CMOS测试 462

16.2.1 CMOS故障模型 463

16.2.2 门级测试 464

16.2.3 IDDQ测试 466

16.3 测试生成方法 467

16.3.1 静态CMOS逻辑门 467

16.3.2 故障的逻辑影响 468

16.3.3 路径的敏化 470

16.3.4 D算法 470

16.3.5 布尔差分 471

16.4 小结 473

16.5 参考资料 473