第1章 绪论 1
§1．1关于EDA 1
§1．2关于VHDL 3
§1．3关于自顶向下的系统设计方法 5
§1．4关于应用VHDL的EDA过程 6
§1．5关于在系统编程技术 9
§1．6关于FPGA/CPLD的优势 9
§1．7关于VHDL的学习 10
§2．1用VHDL设计多路选择器和锁存器 12
第2章 VHDL入门 12
§2．2用VHDL设计全加器 15
第3章 VHDL程序结构 19
§3．1实体（ENTITY） 19
§3．2结构体（ARCHITECTURE） 23
§3．3块语句结构（BLOCK） 26
§3．4进程（PROCESS） 29
§3．5子程序（SUBPROGRAM） 32
3．5．1函数（FUNCTION） 32
3．5．2重载函数（OVERLOADED FUNCTION） 34
3．5．3过程（PROCEDURE） 36
3．5．4重载过程（OVERLOADED PROCEDURE） 38
§3．6库（LIBRARY） 39
§3．7程序包（PACKAGE） 42
§3．8配置（CONFIGURATION） 45
第4章 VHDL语言要素 49
§4．1 VHDL文字规则 49
§4．2 VHDL数据对象 52
4．2．1变量（VARIABLE） 53
4．2．2信号（SIGNAL） 54
4．2．3常数（CONSTANT） 56
§4．3 VHDL数据类型 57
4．3．1 VHDL的预定义数据类型 58
4．3．2 IEEE预定义标准逻辑位与矢量 61
4．3．3其它预定义标准数据类型 63
4．3．4用户自定义数据类型方式 64
4．3．5枚举类型 66
4．3．6整数类型和实数类型 67
4．3．7数组类型 67
4．3．8记录类型 69
4．3．9数据类型转换 70
4．4．1操作符种类 73
§4．4 VHDL操作符 73
4．4．2逻辑操作符 74
4．4．3关系操作符 76
4．4．4算术操作符 78
4．4．5重载操作符 83
第5章 VHDL顺序语句 85
§5．1赋值语句 85
5．1．1信号和变量赋值 86
5．1．2赋值目标 87
5．2．1 IF语句 89
§5．2流程控制语句 89
5．2．2 CASE语句 92
5．2．3 LOOP语句 96
5．2．4 NEXT语句 99
5．2．5 EXIT语句 100
§5．3 WAIT语句 101
§5．4子程序调用语句 104
§5．5返回语句（RETURN） 106
§5．6空操作语句（NULL） 107
5．7．1属性（ATTRIBUTE）描述与定义语句 108
§5．7其它语句和说明 108
5．7．2文本文件操作（TEXTIO） 113
5．7．3 ASSERT语句 114
5．7．4 REPORT语句 115
5．7．5决断函数 115
第6章 VHDL并行语句 118
§6．1进程语句 119
§6．2块语句 124
6．3．1简单信号赋值语句 125
§6．3并行信号赋值语句 125
6．3．2条件信号赋值语句 126
6．3．3选择信号赋值语句 127
§6．4并行过程调用语句 128
§6．5元件例化语句 130
§6．6生成语句 132
第7章 VHDL的描述风格 139
§7．1行为描述 139
§7．2数据流描述 141
§7．3结构描述 142
第8章 仿真 144
§8．1 VHDL仿真 145
§8．2延时模型 146
8．2．1固有延时 146
8．2．2传输延时 147
§8．3仿真△ 148
§8．4仿真激励信号的产生 148
§8．5 VHDL测试基准 150
§8．6 VHDL系统级仿真 154
第9章 综合 156
§9．1 VHDL综合 156
§9．2有关可综合性的考虑 158
§9．3寄存器引入方法 159
9．3．1容易发生的错误 160
9．3．2常规寄存器的引入 161
9．3．3具有时钟门控结构寄存器的引入 164
9．3．4同步置位/复位功能的引入 165
9．3．5异步置位/复位功能的引入 165
§9．4引入寄存器的有关技巧 167
§9．5状态机的VHDL设计 171
9．5．1一般状态机的VHDL设计 171
9．5．2摩尔机与米立机的VHDL设计 175
§9．6三态门引入方法 182
第10章 基本数字电路VHDL描述 186
§10．1组合逻辑电路 186
§10．2时序逻辑电路 191
第11章 专用芯片的VHDL设计 198
§11．1 GW25B总体设计和工作原理 198
§11．2 GW25B的VHDL设计 201
§11．3模块仿真与总体仿真 208
§11．4适配与下载 209
§12．1 ispVHDL使用向导 211
第12章 VHDL设计平台使用向导 211
12．1．1 ispLSI系列介绍 212
12．1．2 ispVHDL设计套件介绍 213
12．1．3 ispVHDL设计向导 214
§12．2 Lattice ispEXPERT VHDL使用向导 223
§12．3 Altera MAX+plus II VHDL使用向导 228
12．3．1安装MAX+plus II系统 229
12．3．2安装PDE文件阅读器 229
12．3．3 VHDL示例设计向导 229
12．3．4 MAX+plus II与Synplify接口 239
12．4．1 Xilinx Foundation安装 240
§12．4 Xilinx Foundation VHDL使用向导 240
12．4．2 Foundation设计流程 242
12．4．3 VHDL输入方式设计向导 243
第13章 VHDL设计实践与实验 254
§13．1 7段LED译码显示电路设计 255
§13．2 8位加法器设计 256
§13．3 8位乘法器 258
§13．4序列检测器设计 263
§13．5正负脉宽数控调制信号发生器设计 264
§13．6模可变16位加法计数器 268
§13．7“梁祝”乐曲演奏电路设计 269
§13．8数字频率计设计 274
§13．9秒表设计 277
§13．10 VGA显示器彩条信号发生器设计 278
§13．11 A/D采样控制器设计 281
§13．12 D/A接口电路与波形发生器设计 285
§13．13 MCS-51单片机与FPGA/CPLD接口逻辑设计 287
13．13．1总线方式 288
13．13．2独立方式 289
§13．14 PS/2键盘接口逻辑设计 291
14．1．1测频原理 293
第14章 VHDL综合设计实例 293
§14．1多功能等精度频率计 293
14．1．2测频专用模块工作原理和设计 295
14．1．3频率计功能模块的VHDL描述 297
14．1．4测频主系统实现 300
14．1．5专用模块测试控制信号说明 301
§14．2光栅位移测试系统 301
14．2．1光栅测量原理简介 302
14．2．2传感器接口电路设计 302
14．2．3测试系统VHDL设计 303
14．2．4测试系统特点与改进方法 304
§14．3电火花成型伺服电机控制系统 304
14．3．1系统工作原理 305
14．3．2控制逻辑VHDL设计 306
附录1 EDA教学实验系统原理与使用介绍 310
附录2 实验电路结构图NO.0～NO.B和NO.5A/5B/5C 317
附录3 GW48系统结构图信号名与芯片引脚对照表 327
附录4 常用FPGA/CPLD芯片基本特征和引脚图 330
主要参考文献 339