第一章 VHDL概述 1
1．1 EDA技术 1
1．1．1 自动控制系统设计领域里存在的普遍问题 1
1．1．2 自动控制系统设计的完整解决方案——采用EDA技术 1
1．1．3 FPGA的设计 4
1．2 VHDL语言 6
1．2．1 硬件描述语言（HDL） 6
1．2．2 VHDL的设计方法 7
1．3 Active-VHDL简介 9
1．3．1 VHDL的CAD工具 9
1．3．2 Active-VHDL简介 10
第二章 Active-VHDL的安装与启动 11
2．1 系统配置 11
2．2 自动安装 11
2．3 启动程序 17
第三章 Active-VHDL集成环境 19
3．1 Active-VHDL主窗口 19
3．2 Active-VHDL主菜单 20
3．2．1 File菜单 20
3．2．2 Edit菜单 24
3．2．3 Search菜单 26
3．2．4 View菜单 30
3．2．5 Design菜单 33
3．2．6 Simulation菜单 40
3．2．7 Tools菜单 43
3．2．8 Help菜单 46
3．3 Active-VHDL工具按钮 49
3．3．1 标准工具按钮 49
3．3．2 VHDL编辑窗口工具按钮 51
3．4 Active-VHDL子窗口 52
3．4．1 设计浏览窗口 52
3．4．2 控制窗口 54
3．4．3 进程窗口 55
3．4．4 查看窗口 55
第四章 VHDL基本模型结构 57
4．1 设计实体 57
4．2 实体说明 59
4．2．1 类属说明 59
4．2．2 端口说明 60
4．2．3 实体说明部分 60
4．2．4 实体语句部分 60
4．3 结构体 61
4．4 设计库 63
4．4．1 STD库 63
4．4．2 WORK库 64
4．4．3 资源库 64
4．5 程序包 64
4．5．1 STANDARD程序包 68
4．5．2 TEXTIO程序包 70
4．5．3 Std_Logic_1164程序包 73
4．5．4 Numeric_Std程序包 73
4．5．5 Numeric_Bit程序包 74
第五章 VHDL语法规范 75
5．1 标识符的命名规则 75
5．1．1 短标识符 75
5．1．2 扩展标识符 77
5．2 对象 77
5．3 词法单元 78
5．3．1 注释 78
5．3．2 语句 78
5．3．3 数字 78
5．3．4 字符 79
5．3．5 字符串 80
5．3．6 位串 80
5．4 运算符 81
5．4．1 算术运算符 81
5．4．2 关系运算符 82
5．4．3 逻辑运算符 83
5．4．4 其它运算符 83
5．4．5 运算优先级 84
5．5 表达式 84
5．5．1 算术表达式 84
5．5．2 关系表达式 84
5．5．3 逻辑表达式 85
5．5．4 其它表达式 85
第六章 类型和属性 86
6．1 数据类型 86
6．1．1 标量类型 87
6．1．2 复合类型 92
6．1．3 指针类型 96
6．1．4 文件类型 97
6．2 子类型 97
6．3 类型转换 98
6．3．1 用类型标记实现类型转换 98
6．3．2 用户创建的类型转换 98
6．4 预定义属性 99
6．4．1 值类属性 99
6．4．2 函数类属性 102
6．4．3 信号类属性 103
6．4．4 类型类属性 105
6．4．5 范围类属性 106
第七章 基本语句 107
7．1 VHDL基本语句 107
7．2 并行语句 108
7．2．1 信号赋值语句 109
7．2．2 块（BLOCK）语句 112
7．2．3 进程（PROCESS）语句 113
7．2．4 断言（ASSERT）语句 115
7．2．5 过程调用语句 116
7．2．6 元件例化语句 117
7．2．7 生成（GENERATE）语句 119
7．3 顺序语句 120
7．3．1 变量赋值语句 120
7．3．2 信号赋值语句 121
7．3．3 IF语句 121
7．3．4 CASE语句 122
7．3．5 EXIT语句 123
7．3．6 LOOP语句 123
7．3．7 NEXT语句 124
7．3．8 NULL语句 125
7．3．9 REPORT语句 125
7．3．10 RETURN语句 125
7．3．11 WAIT语句 126
7．3．12 过程调用语句 126
7．3．13 断言语句 126
第八章 子程序 128
8．1 VHDL中的子程序 128
8．2 过程 128
8．2．1 基本过程 129
8．2．2 带INOUT类型参数的过程 130
8．2．3 过程调用 131
8．3 函数 132
8．3．1 基本函数及其调用 132
8．3．2 转换函数及其调用 133
8．3．3 决断信号与决断函数 134
8．4 子程序重载 135
8．4．1 子程序重载 135
8．4．2 子程序变元类型的重载 137
8．4．3 子程序参数的重载 138
8．4．4 算符重载 139
第九章 模拟周期与δ延迟 142
9．1 模拟周期 142
9．2 δ延迟 143
9．3 信号与变量的区别 144
9．3．1 信号赋值与变量赋值 145
9．3．2 进程中的变量与子程序中的变量 147
9．3．3 共享变量 148
第十章 信号驱动源与延迟 149
10．1 信号驱动源模型 149
10．2 信号驱动源的延迟 151
10．3 传输延迟 151
10．3．1 语法格式 151
10．3．2 作用和影响 151
10．4 惯性延迟 152
10．4．1 语法格式 152
10．4．2 作用和影响 153
10．5 阈值惯性延迟 154
第十一章 配置 155
11．1 配置的定义 155
11．2 默认配置 155
11．3 元件配置 156
11．3．1 低级的配置形式 157
11．3．2 实体结构体对形式 157
11．3．3 端口映射 158
11．4 映射库实体 159
11．5 配置中的类属 159
11．6 配置的类比 160
11．7 块配置 160
11．8 结构体配置 161
第十二章 描述风格 162
12．1 行为描述 162
12．2 数据流描述 164
12．3 结构描述 164
12．4 混合描述 166
第十三章 测试基准 168
13．1 VHDL中的测试基准 168
13．2 测试基准描述 168
13．3 Active-VHDL中的测试基准 171
第十四章 Active-VHDL设计 180
14．1 新建设计 180
14．1．1 启动时新建设计 180
14．1．2 设计中新建设计 183
14．2 添加端口 184
14．3 使用VHDL编辑窗口 185
14．4 使用设计浏览器 187
14．5 添加新文件 188
14．6 使用语言助手 189
第十五章 Active-VHDL调试 193
15．1 编译设计 193
15．1．1 Active-VHDL编译菜单 193
15．1．2 编译过程 194
15．2 错误定位 198
15．3 使用书签 199
15．3．1 添加书签 199
15．3．2 切换书签 199
15．3．3 删除书签 200
15．4 运行仿真 200
15．4．1 Run方式 200
15．4．2 Run Until方式 200
15．4．3 Run For方式 201
15．4．4 终止仿真 201
15．4．5 重新开始仿真 201
15．5 使用断点 201
15．5．1 语句断点 201
15．5．2 信号断点 203
15．6 产生信号波形 204
第十六章 Active-VHDL分析 206
16．1 Active-VHDL分析 206
16．2 波形分析 206
16．3 使用信号列表 210
16．4 使用查看窗口 212
16．5 使用进程窗口 213
第十七章 有限状态机 215
17．1 有限状态机的描述风格 215
17．2 有限状态机的VHDL描述 216
17．2．1 有限状态机的编码规则 216
17．2．2 有限状态机的描述风格 216
17．2．3 有限状态机描述实例 217
17．3 Active-VHDL中的有限状态机 226
17．4 新建有限状态机 228
17．4．1 启动Active-VHDL时新建有限状态机 228
17．4．2 已进入Active-VHDL时新建有限状态机 232
17．5 设计有限状态机 233
17．5．1 有限状态机编辑窗口 233
17．5．2 使用设计向导 235
17．5．3 有限状态机的详细设计 238
17．6 有限状态机的编译 244
17．7 有限状态机的仿真 244
第十八章 综合 247
18．1 综合进程 247
18．2 RTL级描述 247
18．3 约束 248
18．3．1 时间约束 249
18．3．2 面积约束 249
18．4 属性 250
18．4．1 驱动 250
18．4．2 负载 250
18．4．3 到达时间 250
18．5 工艺库 251
18．6 综合 252
18．6．1 转换 252
18．6．2 布尔优化 252
18．6．3 映射到门级 253
第十九章 描述实例 254