第1章 引言 1
1.1 设计层次 1
1.2 设计描述的文字表示及图形表示 4
1.3 集成电路设计与综合 8
1.4 从顶向下和从底向上的设计方式 13
第2章 硬件的VHDL模型 15
2.1 硬件描述语言和VHDL 15
2.2 VHDL实体、结构体和进程 15
2.3 延时 19
2.4 延时与并发性 22
2.5 顺序执行语句与并发执行语句 24
2.6 仿真、仿真周期及仿真器中延时的实现 25
2.7 硬件的行为描述和条件语句 30
2.8 同步语句 33
2.9 循环 34
2.10 过程与函数 36
第3章 基本逻辑单元的VHDL模型 38
3.1 组合逻辑电路的造型 39
3.1.1 逻辑门 39
3.1.2 三态缓冲器 40
3.1.3 多路选择器 41
3.1.4 译码器 42
3.1.5 编码器 43
3.1.6 比较器 43
3.1.7 移位器 44
3.1.8 加法器 45
3.1.9 乘法器 46
3.1.10 算术逻辑单元(ALU) 48
3.1.11 可编程逻辑阵列(PLA) 56
3.2.1 触发器 59
3.2 时序逻辑电路的造型 59
3.2.2 锁存器 62
3.2.3 计数器 63
3.2.4 有限状态机 64
3.3 存储器 66
3.3.1 只读存储器(ROM) 66
3.3.2 随机存取存储器(RAM) 67
3.3.3 堆栈 70
3.4 逻辑门级精度的模型 71
3.5 VITAL规范 77
3.5.2 VITAL的建模指导方针 78
3.5.1 预定义的VITAL库 78
3.6 多值逻辑 83
第4章 系统级设计 86
4.1 在行为域内构造硬件的行为模型 86
4.1.1 进程模型图(PMG) 87
4.1.2 实例1：并串转移电路 88
4.1.3 实例2：移位乘法器的算法模型 90
4.1.4 实例3：考虑时序关系的算法模型 93
4.1.5 时序检查 97
4.1.6 构造硬件的系统级VHDL模型的不同方式 100
4.2 系统间互连的表示 106
4.3 系统的算法模型 115
4.3.1 简单四模块系统 115
4.3.2 处理复位的其他方法 125
4.3.3 时分复用 126
4.4 系统级设计实例 130
4.4.1 80C51概述 130
4.4.2 系统状态的确定 136
4.4.3 芯片体系的第一步划分 137
4.4.4 芯片体系的第二步划分 143
5.1 由算法模型向数据流模型的变换 145
第5章 寄存器传输级设计 145
5.2 控制单元设计 149
5.3 超级精简指令集计算机URISC 151
5.3.1 URISC处理器结构 152
5.3.2 URISC处理器的控制 154
5.3.3 URISC处理器的状态序列和指令周期 154
5.3.4 URISC处理器的时序 156
5.3.5 URISC系统 157
5.3.6 在寄存器级设计URISC处理器 158
5.3.7 URISC处理器中的微代码控制器 161
5.3.8 URISC处理器的硬连接控制器 163
5.4 80C51兼容微控制器的寄存器级设计 165
5.4.1 时钟系统的设计 165
5.4.2 寄存器的设计 167
5.4.3 算术逻辑单元 169
5.4.4 控制单元 176
5.5 VHDL语言结构向硬件的映射 185
5.5.1 VHDL类型 185
5.5.2 VHDL对象 189
5.5.3 初值 191
5.5.4 运算符 192
5.5.5 顺序语句 195
5.5.6 并行语句 200
5.5.7 优化约束 206
5.5.8 设计实例 207
第6章 多层次混合设计 209
6.1 组合逻辑电路设计 209
6.1.1 系统级的组合逻辑电路设计 210
6.1.2 组合逻辑电路的行为域数据流式模型 216
6.1.3 组合逻辑电路的门级结构域综合 219
6.1.4 组合逻辑电路设计方法小结 224
6.2 时序逻辑电路设计 225
6.2.1 选择Moore状态机还是Mealy状态机 226
6.2.2 构造状态表 226
6.2.3 建立状态转换图 226
6.2.4 状态转换表 229
6.2.5 互补原则 229
6.2.6 建立状态机的VHDL模型 230
6.2.7 VHDL状态机模型的综合 233
6.3.1 基本微代码控制单元BMCU 236
6.3 微程序控制单元设计 236
6.3.2 基本微代码控制单元BMCU的算法模型 237
6.3.3 基本微代码控制单元的综合 242
6.3.4 微代码控制单元的局限性 252
6.3.5 微代码控制器设计时的其他条件选择方法 253
6.3.6 选择ROM地址的多分支方法 254
第7章 行为综合 257
7.1 设计表示的中间格式 258
7.1.1 数据流图 258
7.1.2 控制流图 259
7.1.3 控制数据流图 260
7.2 行为综合的目标结构 261
7.2.1 通用模型 261
7.2.2 控制器模型 263
7.2.3 数据路径模型 264
7.3 行为综合流程 266
7.4 行为综合的VHDL建模 268
7.4.1 行为级与寄存器传输级建模的区别 268
7.4.2 行为描述的进程 271
7.4.3 定时和复位 271
7.4.4 信号和变量 274
7.4.5 I/O调度 275
7.4.6 条件分支控制结构 280
7.4.7 用流水线方式实现循环 281
7.4.8 握手协议 283
第8章 调度及分配 285
8.1 算法综合的优点 285
8.2 调度 286
8.3 基于数据流图的调度技术 287
8.3.1 无约束调度技术 287
8.3.2 约束资源的调度技术 289
8.3.3 约束时间的调度技术 294
8.3.4 同时约束时间和资源的调度技术 297
8.4 基于控制流图的调度技术 299
8.4.1 调度路径 299
8.4.2 成本函数 301
8.4.3 AFAP调度 301
8.4.4 动态环调度 303
8.5 分配技术 305
8.5.1 分配的基本问题 305
8.5.2 迭代进行调度和分配 306
8.5.3 Gantt表及器件的利用率 308
8.5.4 Greedy分配法 310
8.5.5 穷举搜索法 310
8.5.6 左边算法 311
8.5.7 为数据操作分配运算单元并分配互连路径 313
8.6 根据分配图建立VHDL有限状态机模型 317
第9章 VHDL在其他设计领域的应用 320
9.1 VHDL在模拟/混合信号系统设计中的应用 320
9.1.1 VHDL 1076.1的发展过程 320
9.1.3 VHDL 1076.1语言 321
9.1.2 有关VHDL 1076.1的基础知识 321
9.1.4 使用VHDL 1076.1的实例 329
9.2 VHDL在VLSI测试中的应用 337
9.2.1 波形描述语言WAVES 337
9.2.2 边界扫描描述语言 343
9.3 性能模型 350
9.3.1 Petri网 350
9.3.2 用VHDL描述Petri网 351
练习题 354
参考文献 393