第一章 概述 1
1.1 系列概况 1
1.2 内部结构和引脚配置 4
第二章 CPU 9
2.1 CPU概要 9
2.1.1 H8/300H的特卢 9
2.1.2 与8/300CPU的不同卢 9
2.2 CPU动作方式和地址空间 10
2.3 寄存器配置 10
2.3.1 通用寄存器 10
2.3.2 控制寄存器 11
2.3.3 CPU寄存器的切值 12
2.4 数据格式 12
2.4.1 通用寄存器数据格式 12
2.4.2 存储器数据格式 13
2.5 处理状态 13
2.5.1 程序执行状态和例外处理状态 13
2.5.2 例外处理过程 14
2.5.3 总线释放、复位和掉电状态 15
2.6 基本操作的时序 16
2.6.1 片内存储器访问时序 16
2.6.2 片内支持模块访问时序 16
2.6.3 对片外存储器空间的访问 17
第三章 指令系统 18
3.1 指令代码格式 18
3.2 寻址方式 18
3.2.1 寄存器直接寻址 19
3.2.2 寄存器间接寻址 19
3.2.3 带偏移量的寄存器间接寻址 19
3.2.4 增减址型寄存器间接寻址 20
3.2.5 绝对地址寻址 20
3.2.6 立即寻址 21
3.2.7 程序计数器相对寻址 21
3.2.8 存储器间接寻址 21
3.3 指令详解 22
3.3.1 数据传送指令 22
3.3.2 算术运算指令 30
3.3.3 逻辑运算指令 40
3.3.4 移位操作指令 43
3.3.5 位处理指令 45
3.3.6 跳转指令 49
3.3.7 系统控制指令 52
3.3.8 数据块传送指令EEPMOV 55
3.4 除法指令应用中的特殊问题 55
3.4.1 带符号除法0除数及溢出 56
3.4.2 无符号除法0除数及溢出 58
第四章 动作方式和总线控制器 60
4.1 动作方式 60
4.1.1 动作方式的选择 60
4.1.2 方式和系统控制寄存器 60
4.1.3 七种运作方式 61
4.2 总线控制器 66
4.2.1 总线控制器的结构及特点 66
4.2.2 总线控制器的运作 71
4.2.3 使用注意事项 82
第五章 例外处理及中断控制器 85
5.1 例外处理 85
5.1.1 概要 85
5.1.2 复位 85
5.1.3 中断 88
5.1.4 陷阱指令 88
5.1.5 例外处理后的堆栈状况 88
5.2 中断控制器 88
5.2.1 概要 88
5.2.2 中断控制寄存器 89
5.2.3 中断源 91
5.2.4 中断响应过程 94
5.2.5 中断响应时序 96
5.2.6 中断响应时间 97
5.2.7 中断与关中断指令间的竞争 97
5.2.8 某些禁止中断的指令 98
第六章 刷新控制器 99
6.1 内部结构和特点 99
6.2 控制寄存器 100
6.2.1 刷新控制寄存器RFSHCR 100
6.2.2 刷新定时控制／状态寄存器RTMCSR 101
6.2.3 刷新定时计数器RTCNT 102
6.2.4 刷新时间常数寄存器RTCOR 102
6.3 刷新控制器的运作 103
6.3.1 刷新控制器的三项功能 103
6.3.2 DRAM刷新控制 103
6.3.3 伪静态RAM刷新控制 111
6.3.4 间隔定时 113
6.4 中断源 115
6.5 使用注意事项 115
第七章 DMA控制器 117
7.1 DMAC概要 117
7.1.1 DMAC的特点 117
7.1.2 内部结构 117
7.1.3 功能概要 118
7.2 短地址方式下的寄存器 119
7.2.1 存储地址寄存器MAR 119
7.2.2 I/O地址寄存器IOAR 120
7.2.3 执行传送计数寄存器ETCR 120
7.2.4 数据传送控制寄存器DTCR 121
7.3 全地址方式下的寄存器 122
7.3.1 存储地址寄存器MAR 122
7.3.2 I/O地址寄存器IOAR 122
7.3.3 执行传送计数寄存器ETCR 122
7.3.4 数据传送控制寄存器DTCR 123
7.4 DMAC的运作 125
7.4.1 运作方式概要 125
7.4.2 I/O方式 126
7.4.3 空闲方式 127
7.4.4 重复方式 128
7.4.5 正常方式 129
7.4.6 块传送方式 131
7.4.7 DMAC的启动 134
7.4.8 DMAC总线周期 135
7.4.9 多通道运作 137
7.4.10 外部总线请求、刷新控制器和DMAC 138
7.4.11 NMI中断和DMAC 138
7.4.12 DMA传送的夭折 139
7.4.13 全地址方式的退出 140
7.4.14 复位状态、待机方式和休眠方式下DMAC状态 140
7.5 DMA中断 140
7.6 使用注意事项 141
7.6.1 关于字数据传送 141
7.6.2 DMAC自身存取 141
7.6.3 对存储地址寄存器的长字存取 141
7.6.4 关于全地址方式的设定 141
7.6.5 关于内部中断对DMAC的启动 141
7.6.6 NMI中断和块传送方式 142
7.6.7 存储地址和I/O地址寄存器 143
7.6.8 传送夭折时的总线周期 143
第八章 输入／输出端口 144
8.1 端口1 144
8.1.1 端口功能 144
8.1.2 内部结构及运作原理 145
8.2 端口2 146
8.2.1 端口功能 146
8.2.2 内部结构及动作原理 148
8.3 端口3 149
8.3.1 端口功能 149
8.3.2 内部结构及运作原理 150
8.4 端口4 151
8.4.1 端口功能 151
8.4.2 内部结构及运作原理 153
8.5 端口5 154
8.5.1 端口功能 154
8.5.2 内部结构及运作原理 156
8.6 端口6 157
8.6.1 端口功能 157
8.6.2 内部结构及运作原理 158
8.7 端口7 161
8.7.1 端口功能 161
8.7.2 内部结构及运作原理 161
8.8 端口8 162
8.8.1 端口功能 162
8.8.2 内部结构及运作原理 164
8.9 端口9 166
8.9.1 端口功能 166
8.9.2 内部结构及运作原理 168
8.10 端口A 171
8.10.1 端口功能 171
8.10.2 内部结构及运作原理 172
8.11 端口B 177
8.11.1 端口功能 177
8.11.2 内部结构及运作原理 178
第九章 16位集成定时单元 182
9.1 结构与特卢 182
9.1.1 内部结构 182
9.1.2 ITU的特点 183
9.1.3 输入／输出引脚 185
9.1.4 寄存器配置 186
9.2 寄存器功能 188
9.2.1 定时器启动寄存器TSTR 188
9.2.2 定时器同步寄存器TSNC 188
9.2.3 定时器方式寄存器TMDR 188
9.2.4 定时器功能控制寄存器TFCR 190
9.2.5 定时器输出王许寄存器TOER 191
9.2.6 定时器输出控制寄存器TOCR 192
9.2.7 定时计数器TCNT 192
9.2.8 通用寄存器GRA和GRB 193
9.2.9 缓冲寄存器BRA和BRB 193
9.2.10 定时器控制寄存器TCR 194
9.2.11 定时器I/O控制寄存器TIOR 195
9.2.12 定时器状态寄存器TSR 196
9.2.13 定时器中断允许寄存器TIER 196
9.3 与CPU接口 197
9.3.1 16位存取寄存器 197
9.3.2 28位存取寄存器 198
9.4 ITU的运作 199
9.4.1 运作方式概要 199
9.4.2 基本功能 200
9.4.3 同步方式 204
9.4.4 PWM方式 206
9.4.5 复位同步PWM方式 207
9.4.6 互补PWM方式 210
9.4.7 计相方式 214
9.4.8 缓冲功能 216
9.4.9 ITU输出时序 219
9.5 ITU中断 221
9.5.1 状态标志的置位 221
9.5.2 状态标志的清0 222
9.5.3 ITU中断源和DMA控制器的启动 222
9.6 ITU使用注意事项 223
9.6.1 TCNT写入清0间的竞争 223
9.6.2 TCNT写入递增间的竞争 223
9.6.3 TCNT字节写入与递增间的竞争 224
9.6.4 通用寄存器写与比较相等间的竞争 224
9.6.5 TCNT写与上溢或下溢间的竞争 225
9.6.6 通用寄存器读与输入捕捉间的竞争 225
9.6.7 计数器被输入捕获清0与计数器递增间的竞争 227
9.6.8 通用寄存器写与输入捕捉间的竞争 227
9.6.9 缓冲寄存器写与输入捕捉间的竞争 228
9.6.10 几点注释 228
第十章 可编程定时式样控制器 230
10.1 结构和特点 230
10.1.1 内部结构 230
10.1.2 特点 230
10.1.3 TPC引脚和寄存器配置 231
10.2 寄存器功能 231
10.2.1 端口A数据方向寄存器PADDR 231
10.2.2 端口A数据寄存器PADR 232
10.2.3 端口B数据方向寄存器PBDDR 232
10.2.4 端口B数据寄存器PBDR 232
10.2.5 后续数据寄存器NDRA 232
10.2.6 后续数据寄存器NDRB 233
10.2.7 后续数据允许寄存器NDERA 234
10.2.8 后续数据允许寄存器NDERB 234
10.2.9 TPC输出控制寄存器TPCR 235
10.2.10 TPC输出方式寄荐器TPMR 235
10.3 TPC的运作 236
10.3.1 概要 236
10.3.2 输出时序 236
10.3.3 正常TPC输出 236
10.3.4 不重叠TPC输出 238
10.3.5 TPC输出的ITU输入捕获触发 239
10.4 TPC使用注意事项 240
10.4.1 TPC输出引脚的运作 240
10.4.2 关于不重叠输出的几点说明 240
第十一章 监视定时器 242
11.1 结构和特点 242
11.1.1 内部结构 242
11.1.2 特点 242
11.1.3 引脚和寄存器配置 243
11.2 寄存器功能 243
11.2.1 定时计数器TCNT 243
11.2.2 定时控制／状态寄存器TCSR 243
11.2.3 复位控制／状态寄存器RSTCSR 244
11.2.4 关于寄存器存取的几点说明 244
11.3 WDT的运作 245
11.3.1 监视定时器的运作 245
11.3.2 间隔定时器的运作 246
11.3.3 溢出标志OVE置位时序 246
11.3.4 监视定时器复位位WRST置位时序 246
11.4 中断 247
11.5 使用注意事项 247
第二章 串行通讯接口 249
12.1 结构与特点 249
12.1.1 内部结构 249
12.1.2 SCI的运作特点 250
12.1.3 SCI的I/O引脚 250
12.1.4 SCI寄存器配置 250
12.2 SCI寄存器功能 251
12.2.1 接收移位寄存器RSR 251
12.2.2 接收数据寄存器RDR 251
12.2.3 发送移位寄存器TSR 251
12.2.4 发送数据寄存器TDR 251
12.2.5 串行方式寄存器SMR 251
12.2.6 串行控制寄存器SCR 252
12.2.7 串行状态寄存器SSR 254
12.2.8 位率寄存器BRR 257
12.3 SCI的运作 260
12.3.1 概要 260
12.3.2 异步方式下的运作 262
12.3.3 多机通讯 266
12.3.4 同步运作 271
12.4 SCI中断 275
12.5 SCI使用注意事项 276
12.5.1 TDR写入和TDRE标志 276
12.5.2 同时多项接收错误 276
12.5.3 中止信号的发送、检测及处理 276
12.5.4 接收出错标志及发送器的运作 277
12.5.5 异步方式数据接收时序及接收裕度 277
12.5.6 DMAC的用法限制 277
第十三章 灵巧卡接口 279
13.1 内部结构和特点 279
13.1.1 内部结构 279
13.1.2 灵巧卡接口的特点 280
13.2 寄存器功能 280
13.2.1 灵巧卡方式寄存器SCMR 280
13.2.2 串行状态寄存器SSR 281
13.3 灵巧接口的运作 281
13.3.1 运作概要 281
13.3.2 引脚的连接 282
13.3.3 数据格式 282
13.3.4 寄存器的设定值 282
13.3.5 时钟 284
13.3.6 数据的发送和接收 284
13.4 灵巧卡接口使用注意事项 287
第十四章 A/D、D/A转换器 290
14.1 A/D转换器的结构及特点 290
14.1.1 A/D转换器的同伤病员人部结构 290
14.1.2 A/D转换器的输入引脚 291
14.1.3 A/D转换器的寄存器配置 291
14.1.4 A/D转换器的特点 291
14.2 A/D寄存器功能 292
14.2.1 A/D数据寄存器A至D 292
14.2.2 A/D控制／状态寄存器ADCSR 292
14.2.3 A/D控制寄存器ADCR 293
14.3 A/D转换器与CPU接口 293
14.4 A/D转换器的运作 294
14.4.1 单一方式 294
14.4.2 扫描方式 295
14.4.3 输入采样和A/D转换时间 296
14.4.4 外部触发输入时序 297
14.5 ADI中断 298
14.6 A/D转换器使用注意事项 298
14.7 D/A转换器的结构与特点 300
14.7.1 D/A转换器的内部结构 300
14.7.2 D/A转换器的特点 301
14.8 D/A寄存器功能 301
14.8.1D/A数据寄存器DADR0和DADR1 301
14.8.2 D/A控制寄存器DACR 301
14.8.3 D/A待机控制寄器DASTCR 302
14.9 D/A转换器的运作 302
14.10 D/A输出控制 303
第十五章 片内RAM和ROM 304
15.1 片内RAM 304
15.1.1 片内RAM结构 304
15.1.2 片内RAM的运作 304
15.2 片内ROM 305
15.2.1 片内ROM结构 305
15.2.2 PROM方式 305
15.2.3 PROM编程 307
15.2.4 编程数据的可靠性 309
第十六章 时钟脉冲发生器和掉电状态 310
16.1 时钟脉冲发生器 310
16.1.1 概要 310
16.1.2 振荡器电路 310
16.1.3 占空比调整电路和定标器 312
16.1.4 分频器 313
16.2 掉电状态 313
16.2.1 概要 313
16.2.2 有关寄存器功能 313
16.2.3 休眠方式 315
16.2.4 软件待机方式 316
16.2.5 硬件待机方式 317
16.2.6 模块待机功能 318
16.2.7 系统时输出禁止功能 319
附录 320