第一部分 MACH器件 1
第1章 MACH 1，2系列器件 3
1．1 MACH 1，2系列器件的主要特点 3
1．2 MACH 1，2系列器件的结构 5
1．3 MACH 1，2系列器件的功能配置 9
1．4 MACH 1，2系列器件的命名和特性 12
第2章 MACH 4系列器件 23
2．1 MACH 4系列器件的主要特点 23
2．2 MACH 4系列器件的结构 24
2．3 MACH 4系列器件的功能配置 33
2．4 MACH 4系列器件的命名和特性 37
第3章 MACH 5系列器件 47
3．1 MACH 5系列器件的主要特点 47
3．2 MACH 5系列器件的结构 49
3．3 MACH 5系列器件的功能配置 53
3．4 MACH 5系列器件的命名和特性 55
第二部分 Synario开发软件 67
第4章 Synario软件概述 69
4．1 可编程IC设计 69
4．2 怎样使用工程项目引导器 70
4．3 可编程IC设计的一般步骤 82
4．4 如何获得帮助 84
5．1 层次式设计的方法 86
第5章 层次式设计与混合式设计 86
5．2 如何在电原理图中规定一个底层模块 88
5．3 如何在VHDL模块中规定一个底层模块 90
5．4 如何在ABEL-HDL模块中规定一个底层模块 92
5．5 层次式设计的注意事项 93
5．6 混合设计输入 95
第三部分 电原理图方式设计 97
第6章 电原理图概述 99
6．1 符号 99
6．2 连线（网线和总线） 101
6．5 文字说明 102
6．6 命名设计文件 102
6．4 图片 102
6．3 I/O标记 102
6．7 保存电原理图或符号 103
6．8 自动生成符号 103
第7章 电原理图的属性 105
7．1 属性概述 105
7．2 设定属性值 106
7．3 定义属性 106
7．4 属性的有关注意事项 107
第8章 电原理图设计的其它问题 109
8．1 精通与诀窍 109
8．2 疑难解答 112
8．4 提示和错误信息 113
8．3 电原理图与网表的关系 113
8．5 网络操作 114
第四部分 ABEL文本方式设计 115
第9章 ABEL-HDL概述 117
9．1 什么是ABEL-HDL？ 117
9．2 使用ABEL-HDL源文件的设计 117
9．3 建立一个由ABEL-HDL源文件组成的PLD设计 120
9．4 建立一个CPLD的层次式ABEL-HDL设计 122
第10章 ABEL-HDL语言结构 126
10．1 基本语法 126
10．2 基本结构 145
11．1 ABEL-HDL中的层次 156
第11章 ABEL-HDL设计考虑 156
11．2 节点瓦解 158
11．3 引脚到引脚的语言特征 158
11．4 在寄存器型设计中的引脚到引脚描述与详细描述 159
11．5 使用低电平有效的说明 164
11．6 极性控制 166
11．7 触发器方程 167
11．8 反馈的考虑——点扩展名 167
11．9 使用随意值（Don t Care）进行优化 171
11．10 “异或”方程式 173
11．11 状态机 175
11．12 使用“补充”阵列 183
11．13 ABEL-HDL和真值表 185
第12章 ABEL-HDL编译 190
12．1 与结构独立的编译 190
12．2 PLD的ABEL-HDL编译 190
12．3 CPLD的ABEL-HDL编译 198
第13章 ABEL-HDL仿真 202
13．1 方程式仿真 202
13．2 JEDEC仿真 204
13．3 波形观察 206
第五部分 VHDL文本方式设计 213
第14章 VHDL概述 215
14．1 VHDL简介 215
14．3 VHDL基本单元 216
14．2 VHDL设计描述的结构 216
14．4 VHDL语句 219
14．5 数据对象 220
14．6 数据类型 222
14．7 运算符 226
14．8 VHDL的属性 227
第15章 面向模拟的VHDL设计描述 229
15．1 VHDL模拟简介 229
15．2 VHDL模拟器Vsystem的安装 229
15．3 测试基准的命名规则 229
15．4 模拟器的启动 229
15．5 VHDL测试基准纵缆 231
16．1 组合逻辑电路的描述 239
第16章 面向综合的VHDL设计描述 239
16．2 条件选择逻辑的描述 245
16．3 复制逻辑的描述 247
16．4 时序逻辑的描述 250
16．5 有限状态机的描述 257
第17章 怎样控制VHDL描述的实现 265
17．1 使用枚举类型 265
17．2 输出使能的描述 267
17．3 输出极性的控制 268
17．4 反馈路径的控制 269
17．5 选择基本数据类型 270
17．6 随意项的综合 272
17．7 使用器件的适配属性 273
第18章 VHDL数据通路综合 278
18．1 数据通路部件的推断 278
18．2 数据通路推断的控制 279
18．3 推断支持的限制 279
18．4 数据通路宏功能块推断实例 280
18．5 有关推断的细节 282
18．6 有关例化的细节 284
第19章 VHDL层次化设计管理 290
19．1 大型设计的管理 290
19．2 使用程序包 293
19．4 VHDL和电原理图配合使用 295
19．3 使用设计库 295
第20章 VHDL实例指导 298
20．1 引言 298
20．2 实例1：CNTBUF 300
20．3 实验2：LIMITCNT 310
20．4 VHDL设计中的注意事项 321
第六部分 MACH器件设计工具套件 327
第21章 MACH器件工具套件概述 329
21．1 工具套件的使用（设计过程） 329
21．2 MACH的帮助文件 332
21．3 MACH器件工具套件的文件组织 332
21．4 文件扩展名 333
22．1 总的设计策略 336
第22章 MACH器件的设计 336
22．2 ABEL-HDL点扩展名 337
22．3 设计技术说明 339
22．4 MACH器件特性 340
22．5 设计策略 346
第23章 仿真 350
23．1 功能仿真 350
23．2 布线后仿真 354
第24章 设计处理 356
24．1 设定选择项 356
24．2 处理过程 357
25．2 失配原因与解决办法 359
25．1 正确选择器件 359
第25章 故障与调试 359
第26章 报告文件 363
26．1 运行时间文件 363
26．2 标题 364
26．3 方程式 364
26．4 方案 365
26．5 引脚输出图 366
26．6 连线表 366
26．7 统计摘要 366
26．8 器件资源利用率 367
26．10 信号目录 369
26．9 划分与组合 369
26．11 扇出表格 370
26．12 功耗表格 371
26．13 块配置表格 371
附录A ABEL-HDL语言参考手册 373
A．1 .ext（点扩展名） 373
A．2 =（常量说明） 381
A．3 ′attr′（信号属性） 382
A．4 @directive（命令） 382
A．5 ABEL语句索引 390
附录B VHDL基础知识 422
B．1 用VHDL建立电路模型 422
B．2 标识符的命名规则 424
B．3 面向模拟器的某些特性 425
B．4 对象 427
B．5 数据类型 428
B．6 类型转换 432
B．7 词法单元 434
B．8 属性 436
B．9 表达式与运算符 438
B．10 设计库 441
B．11 程序包 444
B．12 行为描述 445
B．13 结构描述 456
B．14 重载 460
B．15 VHDL保留字 461
B．16 VHDL语法索引 462
附录C Verilog仿真 468
C．1 Verilog语言概述 469
C．2 举例说明测试装置 472
C．3 用工程项目引导器建立测试装置的说明 477
C．4 使用基本时钟 479
C．5 顺序和并行语句块 480
C．6 使用信号的并置 481
C．7 使用“文本替代”命令 482
C．8 使用“任务”（Task） 482
附录D MACH器件的JTAG标准及ISP技术 484