第一章 引论 1
1.1 测试的重要性 1
1.2 测试码生成的基本概念 2
1.2.1 判定树 2
1.2.2 隐含枚举 3
1.2.3 回溯 3
1.2.4 D-前沿 3
1.2.5 双向蕴含 3
1.2.6 唯一敏化 3
1.2.7 全局蕴含 5
1.2.8 搜索状态 5
1.2.9 E-前沿 5
1.3 故障模型 6
1.3.1 固定型故障 6
1.3.2 其余故障模型 7
1.4 测试生成 8
1.4.1 组合电路测试生成 8
1.4.2 时序电路测试生成 9
1.4.3 并行测试生成 10
1.4.4 可测试性分析 11
1.4.5 可测试性设计 12
1.5 小结 12
参考文献 13
第二章 测试生成算法 14
2.1 组合电路测试生成 14
2.1.1 PODEM 算法 14
2.1.2 FAN 算法 18
2.1.3 SOCRATES 算法 21
2.1.4 EST 算法 26
2.1.5 基于传递闭包的测试生成 29
2.2 时序电路测试生成 36
2.2.1 重复逻辑阵列模型 36
2.2.2 基于模拟的测试生成方法 39
2.2.3 基于分解等价的时序电路测试生成 45
2.3 小结 49
参考文献 50
第三章 随机测试生成与分析 52
3.1 伪随机测试码生成器及其测试序列 52
3.1.1 反馈移位寄存器的结构 52
3.1.2 本原多项式 54
3.1.3 线性反馈移位寄存器序列的特点 56
3.2 信号概率分析 57
3.2.1 Parker 和MeCluskey 的信号概率计算方法 58
3.2.2 切割算法 61
3.2.3 加权平均法 67
3.3 随机测试的测试长度估算 69
3.3.1 随机测试的测试长度估算方法 69
3.3.2 伪随机测试长度估算 72
3.3.3 统计方法估算测试长度与故障覆盖率 74
3.3.4 一种近似的测试长度计算方法 77
3.4 加权的原始输入信号概率 82
3.4.1 一种近似的加权随机求解方法 82
3.4.2 采用梯度法求原始输入的最优信号概率 86
3.4.3 采用单纯形法计算加权的信号概率 90
3.4.4 加权的伪随机测试生成器 92
3.5 小结 93
参考文献 93
第四章 可测试性分析 95
4.1 可测试性计算的复杂性分析 95
4.1.1 可满足性问题 95
4.1.2 故障检测问题 97
4.1.3 可控性与可观性问题 98
4.2 非概率模型的可测度 99
4.2.1 SCOAP 测度 100
4.2.2 一种全局的可测性测度 102
4.2.3 基于信号冲突的可测试性测度 105
4.3 概率模型的可测度 111
4.3.1 STAFAN 111
4.3.2 PREDICT 方法 115
4.4 动态可测度 122
4.4.1 动态的COP 测度 122
4.4.2 动态的SCTM 测度 124
4.5 功能级的可测试性测度 126
4.5.1 多层次测试生成的代价模型 126
4.5.2 一种多层次描述电路的可测试性测度 130
4.6 可测度的精确度评价 138
4.6.1 采用统计法评价可测度的精度 138
4.6.2 可控与可观≠可测 139
4.6.3 评价概率模型可测度的精度 143
4.7 小结 145
参考文献 146
第五章 非结构化可测试性设计方法 148
5.1 测试问题的复杂性分析 148
5.1.1 故障检测问题 148
5.1.2 逻辑测试的复杂性及逻辑函数故障条件下的封闭性 153
5.2 测试点定位 157
5.2.1 基于SCOAP 的自动设计方法 158
5.2.2 分枝限界的测试点插入 161
5.3 自测试方法 166
5.3.1 BIST 技术概述 167
5.3.2 并发特征分析及伪随机测试生成器 173
5.3.3 自治测试 178
5.3.4 症候可测试性设计 180
5.4 小结 182
参考文献 183
第六章 结构化可测试性设计 185
6.1 时序电路的完全扫描设计 185
6.1.1 传统的扫描设计方法 185
6.1.2 扫描设计的扩展方法 190
6.1.3 多扫描链的最优构造 192
6.1.4 奇偶扫描设计 200
6.2 部分扫描设计 205
6.2.1 基于结构的扫描设计方法 205
6.2.2 基于优化方法的部分扫描设计 209
6.2.3 基于版图信息的可测试性设计方法 214
6.2.4 并行部分扫描设计 219
6.3 小结 222
参考文献 222
第七章 并行测试生成及故障模拟 224
7.1 并行测试生成及加速比奇异性 224
7.1.1 并行测试生成及故障模拟的总体介绍 224
7.1.2 加速比奇异性 225
7.2 并行测试生成方法 230
7.2.1 故障并行 230
7.2.2 故障并行的最优粒度 237
7.2.3 搜索并行 242
7.3 并行故障模拟 247
7.3.1 电路划分 247
7.3.2 故障划分 251
7.4 小结 255
参考文献 255
第八章 并行测试方法 257
8.1 具有BIST 资源的测试调度 257
8.1.1 测试调背景及图论模型 257
8.1.2 测试调度的最优算法 260
8.1.3 测试调度的较优算法 262
8.2 基于电路划分的测试调度 266
8.2.1 基本概念及图论模型 267
8.2.2 并行测试的最优设计 269
8.2.3 测试调度及其最优控制 274
8.2.4 不可中断的测试的调度 281
8.2.5 采用测试段划分的测试调度 285
8.3 小结 289
参考文献 290
附录 291