第1章 EDA技术概述 1
1.1 EDA技术及其发展历程 1
1.2 EDA技术的特征和优势 3
1.2.1 EDA技术的基本特征 3
1.2.2 EDA技术的优势 6
1.3 EDA设计的目标和流程 7
1.3.1 EDA技术的实现目标 8
1.3.2 EDA设计流程 9
1.3.3数字集成电路的设计 9
1.3.4模拟集成电路的设计 11
1.4 EDA技术与ASIC设计 12
1.4.1 ASIC的特点与分类 12
1.4.2 ASIC的设计方法 13
1.4.3 SoC设计 16
1.5硬件描述语言 19
1.5.1 VHDL 19
1.5.2 Verilog HDL 20
1.5.3 ABEL-HDL 21
1.5.4 Verilog HDL和VHDL的比较 21
1.6 EDA设计工具 22
1.6.1 EDA设计工具分类 23
1.6.2 EDA公司与工具介绍 25
1.7 EDA技术的发展趋势 28
习题1 30
第2章 可编程逻辑器件基础 31
2.1概述 31
2.1.1可编程逻辑器件发展历程 31
2.1.2可编程逻辑器件分类 32
2.1.3可编程逻辑器件的优势 35
2.1.4可编程逻辑器件的发展趋势 36
2.2 PLD器件的基本结构 37
2.2.1基本结构 37
2.2.2电路符号 39
2.2.3 PROM 40
2.2.4 PLA 41
2.2.5 PAL 43
2.2.6 GAL 44
2.3 CPLD/FPGA的结构特点 45
2.3.1 Lattice公司的CPLD/FPGA 46
2.3.2 Xilinx公司的CPLD/FPGA 48
2.3.3 Altera和Actel公司的CPLD/FPGA 51
2.3.4 CPLD和FPGA的异同 52
2.4可编程逻辑器件的基本资源 53
2.4.1功能单元 53
2.4.2输入-输出焊盘 54
2.4.3布线资源 55
2.4.4片内RAM 56
2.5可编程逻辑器件的编程器件 57
2.5.1熔丝型开关 58
2.5.2反熔丝型开关 58
2.5.3浮栅编程器件 59
2.5.4基于SRAM的编程器件 62
2.6可编程逻辑器件的设计与开发 62
2.6.1 CPLD/FPGA设计流程 62
2.6.2 CPLD/FPGA开发工具 65
2.6.3 CPLD/FPGA的应用选择 67
2.7可编程逻辑器件的测试技术 70
2.7.1边界扫描测试原理 71
2.7.2 IEEE 1149.1标准 71
2.7.3边界扫描策略及相关工具 75
习题2 76
第3章 典型FPGA/CPLD的结构与配置 77
3.1 Stratix高端FPGA系列 77
3.1.1 Stratix器件 77
3.1.2 StratixII器件 80
3.2 Cyclone低成本FPGA系列 83
3.2.1 Cyclone器件 83
3.2.2 CycloneII器件 88
3.3 ACEX 1K器件 89
3.4典型CPLD器件 94
3.4.1 MAX II器件 94
3.4.2 MAX 7000器件 95
3.5 FPGA/CPLD的配置 99
3.5.1 CPLD器件的配置 100
3.5.2 FPGA器件的配置 101
习题3 106
第4章 原理图与宏功能模块设计 107
4.1 Quartus II原理图设计 107
4.1.1半加器原理图输入 107
4.1.2半加器编译 110
4.1.3半加器仿真 112
4.1.4全加器设计与仿真 114
4.2 Quartus II的优化设置 116
4.2.1 Setting设置 116
4.2.2分析与综合设置 117
4.2.3优化布局布线 118
4.2.4使用设计助手检查设计可靠性 124
4.3 Quartus II的时序分析 126
4.3.1时序设置与分析 126
4.3.2时序逼近 129
4.4宏功能模块设计 132
4.4.1 Megafunctions库 132
4.4.2 Maxplus2库 142
4.4.3 Primitives库 143
习题4 145
第5章 VHDL设计输入方式 148
5.1 Quartus II的VHDL输入设计 148
5.1.1创建工程文件 148
5.1.2编译 150
5.1.3仿真 152
5.2 Synplify Pro的VHDL输入设计 154
5.2.1用Synplify Pro综合的过程 155
5.2.2 Synplify Pro与Quartus II的接口 159
5.3 Synplify的VHDL输入设计 159
习题5 163
第6章 VHDL结构与要素 164
6.1实体 165
6.1.1类属参数说明 165
6.1.2端口说明 166
6.1.3实体描述举例 168
6.2结构体 168
6.2.1结构体的命名 169
6.2.2结构体信号定义语句 169
6.2.3结构体功能描述语句 170
6.2.4结构体描述方法 170
6.3 VHDL库 172
6.3.1库的种类 173
6.3.2库的用法 174
6.4 VHDL程序包 175
6.4.1程序包组成和格式 176
6.4.2 VHDL标准程序包 177
6.5配置 177
6.5.1默认配置 178
6.5.2结构体的配置 179
6.6 VHDL文字规则 182
6.6.1标识符 182
6.6.2数字 183
6.6.3字符串 183
6.7 VHDL数据类型 184
6.7.1预定义数据类型 184
6.7.2自定义数据类型 186
6.7.3用户自定义的子类型 189
6.7.4数据类型的转换 189
6.8 VHDL操作符 191
6.8.1逻辑操作符 191
6.8.2关系操作符 192
6.8.3算术运算符 192
6.8.4并置操作符 194
6.8.5运算符重载 194
6.9数据对象 195
6.9.1常量 195
6.9.2变量 196
习题6 198
第7章 VHDL基本语句与基本设计 200
7.1顺序语句 200
7.1.1赋值语句 200
7.1.2 IF语句 200
7.1.3 CASE语句 203
7.1.4 LOOP语句 204
7.1.5 NEXT语句 206
7.1.6 EXIT语句 207
7.1.7 WAIT语句 208
7.1.8子程序调用语句 209
7.2并行语句 211
7.2.1并行信号赋值语句 211
7.2.2进程语句 214
7.2.3并行过程调用语句 215
7.2.4元器件例化语句 216
7.2.5生成语句 218
7.3 VHDL组合逻辑电路设计 222
7.4 VHDL时序逻辑电路设计 227
7.4.1触发器 228
7.4.2寄存器 229
7.4.3计数器 230
7.4.4分频器 232
习题7 234
第8章 VHDL设计进阶 236
8.1 VHDL行为描述方式 236
8.2 VHDL结构化描述方式 238
8.3 VHDL RTL描述方式 241
8.4有限状态机（FSM）设计 243
8.4.1 Moore和Mealy状态机的选择 243
8.4.2有限状态机的描述方式 244
8.4.3有限状态机的同步和复位 253
8.4.4改进的Moore型有限状态机 260
8.4.5小结 265
习题8 265
第9章 数字接口实例及分析 268
9.1 ST-BUS总线接口设计 268
9.1.1 ST-BUS总线时序关系 268
9.1.2 ST-BUS总线接口实例 270
9.2数字复接分接接口技术及设计 274
9.2.1数字复接分接接口技术原理 276
9.2.2同步数字复接分接接口设计实例 277
9.3 I2C接口设计 284
9.3.1 I2C总线工作原理 284
9.3.2 I2C总线接口设计实例 287
9.4 Uart控制器设计 293
9.4.1 Uart控制器原理 294
9.4.2 Uart控制器部分模块代码 297
习题9 307
第10章 通信算法实例及分析 308
10.1伪随机序列的产生、检测设计 308
10.1.1 m序列的产生 308
10.1.2 m序列的性质 309
10.1.3 m序列发生器的VHDL设计 309
10.1.4 m序列检测电路的VHDL设计 311
10.2比特同步设计 316
10.2.1锁相功能的自同步法原理 316
10.2.2锁相比特同步的EDA实现方法 317
10.3基带差分编码设计 326
10.3.1 PSK调制和差分编码原理 327
10.3.2 PSK差分编码设计 330
10.4 FIR滤波器设计 337
10.4.1 FIR滤波器简介 337
10.4.2使用MATLAB设计FIR滤波器 338
10.4.3 FIR滤波器的FPGA普通设计 340
10.4.4 FIR滤波器的并行FPGA优化设计 342
习题10 349
附录A EDA实验系统简介 350
参考文献 359