第一章 绪论 1
第二章 DSP数据通路的结构可测性设计 17
2.1DSP数据通路的结构可测性设计方案 17
2.2FFT处理器数据通路的结构可测性设计 19
2.2.1DIF-FFT处理器的数据通路 19
2.2.2DIF-FFT处理器数据通路的结构可测性设计 20
2.3IIR滤波器数据通路的结构可测性设计 22
2.3.1高阶IIR滤波器数据通路 23
2.3.2IIR滤波器数据通路的可测性设计 24
2.4DF-FPDLMS型自适应滤波器数据通路的结构可测性设计 25
2.5DSP数据通路结构可测性设计方案的评估 27
2.5.1额外硬件开销 28
2.5.2对原电路性能的影响 29
2.6小结 29
第三章 DSP数据通路的基于累加器的BIST测试生成 31
3.1累加生成器基本原理 31
3.2基于累加器的加／减法器测试生成 33
3.3DSP数据通路中加／减法器测试生成的优化 36
3.3.1基于累加器的行波进位加法器测试生成的优化 37
3.3.2基于累加器的超前进位加法器测试生成的优化 43
3.3.3测试举例 45
3.4DSP数据通路中乘法器的测试生成 47
3.4.1阵列乘法器的TP 48
3.4.2阵列乘法器TP的生成 56
3.4.3测试举例 58
3.5小结 59
第四章 基于累加器的BIST低功耗测试生成 61
4.1低功耗测试生成原理 61
4.1.1格雷码（Gray Code） 61
4.1.2伪格雷码 63
4.2行波进位加法器的开关活动率 67
4.3超前进位加法器的开关活动率 69
4.4测试举例 70
4.5伪格雷码编码器设计 99
4.6小结 100
第五章 DSP数据通路的基于累加器的BIST的测试 101
5.1分阶分层的DSP数据通路测试方法 101
5.2DIF-FFT处理器数据通路的测试 101
5.2.1ASU层的测试 101
5.2.2MU层中乘法器的测试 104
5.2.3MU层中加、减法器的测试 106
5.3IIR数字滤波器数据通路的测试 107
5.3.1加法器层的测试 108
5.3.2乘法器层的测试 108
5.4DF-FPDLMS型自适应滤波器数据通路的测试 112
5.4.1PM内乘法器层的测试 112
5.4.2PM内加法器与PM外减法器层的测试 114
5.4.3PM外加法器树型结构的测试 115
5.5DSP数据通路分阶分层测试的性能 117
5.5.1测试时间 117
5.5.2故障覆盖率 117
5.5.3测试额外硬件开销及其他 118
5.6小结 118
第六章 DSP数据通路中加法器的自测试 119
6.1高效自测试设计 119
6.1.1自测试方案 119
6.1.2自测试设计 120
6.1.3测试举例 123
6.2BIST设计 123
6.2.1BIST方案 124
6.2.2累加器压缩原理与BIST实现 124
6.2.3测试举例 126
6.3小结 129
参考文献 131