第一章 VHDL 简介 1
1.1 VHDL 的历史 1
1.2 VHDL 的特点 2
1.3 用 VHDL 进行设计的流程 4
第二章 VHDL 的基本结构 7
2.1 设计实体 7
2.2 实体说明 8
2.2.1 类属参数说明 9
2.2.2 端口说明 10
2.3 结构体 12
2.3.1 行为描述方式 14
2.3.2 数据流描述方式 15
2.3.3 结构描述方式 16
2.3.4 混合描述方式 17
第三章 VHDL 结构体的子结构 19
3.1 块语句结构 19
3.1.1 块语句的结构 19
3.1.2 卫式块语句 21
3.2 进程语句结构 22
3.2.1 进程的结构 22
3.2.2 进程同步 25
3.3.1 过程 28
3.3 子程序结构 28
3.3.2 函数 33
第四章 VHDL 的对象、数据类型及运算操作符 41
4.1 VHDL 的对象 41
4.1.1 常量 41
4.1.2 信号 42
4.1.3 变量 43
4.1.4 文件 44
4.1.5 信号与变量的区别 45
4.2 VHDL 的数据类型 50
4.2.1 标量类型 50
4.2.2 复合类型 54
4.2.3 子类型 58
4.3 VHDL 的运算操作符 61
4.3.1 逻辑运算符 61
4.3.2 算术运算符 62
4.3.3 关系运算符 63
4.3.4 并置运算符 64
4.3.5 操作运算符的优先级 65
4.4 VHDL 的词法单元 66
4.4.1 注释 66
4.4.2 数字 66
4.4.4 位串 67
4.4.3 字符和字符串 67
第五章 VHDL 中的顺序语句 68
5.1 信号代入语句和变量赋值语句 68
5.2 wait 语句 70
5.2.1 wait on 70
5.2.2 wait until 71
5.2.3 wait for 72
5.2.4 多条件等待语句 73
5.2.5 超时等待的处理 74
5.3 if 语句 76
5.4 case 语句 79
5.5 loop 语句 83
5.5.1 for loop 循环 83
5.5.2 while loop 循环 86
5.6 next 语句 87
5.7 exit 语句 88
5.8 return 语句 90
5.9 null 语句 91
5.10 过程调用语句 92
5.11 断言语句 94
5.12 report 语句 95
6.1 进程语句 97
第六章 VHDL 中的并行语句 97
6.2 块语句 100
6.3 并行信号代入语句 103
6.3.1 并发信号代入语句 104
6.3.2 条件信号代入语句 106
6.3.3 选择信号代入语句 110
6.4 并行断言语句 113
6.5 并行过程调用语句 114
6.6 参数传递语句 116
6.7 元件例化语句 118
6.8.1 for 模式的生成语句 124
6.8 生成语句 124
6.8.2 if 模式的生成语句 127
第七章 库、程序包和配置 131
7.1 库 131
7.2 程序包 134
7.3 配置 140
7.3.1 默认连接和默认配置 140
7.3.2 元件配置 143
7.3.3 块的配置 148
7.3.4 结构体的配置 151
8.1 值类属性 154
8.1.1 常用数据类型的值类属性 154
第八章 VHDL 的预定义属性 154
8.1.2 数组的值类属性 156
8.1.3 块的值类属性 157
8.2 函数类属性 157
8.2.1 数据类型属性函数 158
8.2.2 数组属性函数 159
8.2.3 信号属性函数 161
8.3 信号类属性 163
8.3.1 属性’delayed[(t)] 164
8.3.2 属性’stable[(t)] 166
8.3.3 属性’quiet[(t)] 168
8.3.4 属性’transaction 170
8.4 数据类型类属性 171
8.5 数据范围类属性 171
第九章 重载 173
9.1 子程序重载 173
9.1.1 子程序参数的重载 173
9.1.2 子程序参数数目的重载 178
9.1.3 标准程序包的重载 181
9.2 运算符重载 184
10.1 门电路 190
10.1.1 二输入与门电路 190
第十章 组合逻辑电路的设计 190
10.1.2 二输入或门电路 191
10.1.3 二输入与非门电路 193
10.1.4 二输入或非门电路 194
10.1.5 反相门电路 195
10.1.6 二输入异或门电路 197
10.1.7 三输入与非门电路 198
10.2 编码器和译码器 199
10.2.1 编码器 200
10.2.2 译码器 204
10.3 多路选择器 211
10.4 比较器 216
10.5 加法器 218
第十一章 时序逻辑电路的设计 222
11.1 触发器 222
11.1.1 D 触发器 222
11.1.2 JK 触发器 228
11.1.3 T 触发器 231
11.1.4 锁存器 232
11.2 寄存器和移位寄存器 233
11.2.1 寄存器 233
11.2.2 移位寄存器 236
11.3 计数器 241
11.3.1 同步计数器 242
11.3.2 异步计数器 246
11.4 分频器 248
第十二章 有限状态机 253
12.1 有限状态机的基本描述 253
12.1.1 有限状态机的描述方式 253
12.1.2 一个 Moore 型有限状态机的描述 254
12.2 有限状态机的同步输出和复位 264
12.2.1 同步输出信号 264
12.2.2 有限状态机的复位 267
12.3.1 把状态作为输出信号的 Moore 型有限状态机 272
12.3 改进的 Moore 型有限状态机 272
12.3.2 并行输出寄存器的译码输出的 Moore 型有限状态机 275
第十三章 实例1——秒表 278
13.1 秒表的功能描述 278
13.2 顶层设计的 VHDL 源代码 279
13.2.1 顶层实体的 VHDL 源代码 279
13.2.2 顶层结构体的设计及 VHDL 源代码 280
13.3 秒表各个模块的分析及其 VHDL 源代码 285
13.3.1 键输入模块 285
13.3.2 时钟分频模块 288
13.3.3 控制模块 291
13.3.4 秒表计时模块 292
13.3.5 秒表显示模块 298
14.1 数字密码引爆器的功能描述 306
第十四章 实例2——数字密码引爆器 306
14.2 顶层设计的 VHDL 源代码 307
14.2.1 顶层实体的 VHDL 源代码 307
14.2.2 顶层结构体的设计及 VHDL 源代码 308
14.3 次级电路分析及其 VHDL 源代码 315
14.3.1 输出消抖同步电路 316
14.3.2 编码电路 318
14.3.3 比较电路 319
14.3.4 预置密码电路 320
14.3.5 计数器选择电路 321
14.3.7 分频电路 322
14.3.6 控制指示灯电路 322
14.3.8 七段显示译码电路 325
14.3.9 其他电路 327
14.4 控制器的分析及其 VHDL 源代码 328
第十五章 实例3——常用程序包 334
15.1 std_logic_1164 334
15.2 std_logic_unsigned 368
15.3 std_logic_signed 375
15.4 std_logic_arith 383
附录 A VHDL 的保留字 389
附录 B 一些有用的网址 391