第一部分 82496高速缓存控制器和82491高速缓存SRAM 5
第一章 引脚排列 5
1.1 引脚图 5
1.1.1 Pentium?(奔腾_TM)处理器引脚排列 5
1.1.2 82496高速缓存控制器引脚排列 8
1.1.3 82491高速缓存SRAM存贮器引脚排列 10
1.2 引脚交叉参照表 11
1.2.1 Pentium处理器 11
1.2.2 82496高速缓存控制器 13
1.2.3 82491高速缓存SRAM 16
1.3 引脚简要说明 17
第二章 高速缓存体系结构概述 53
2.1 主要特性 53
2.2 CPU／高速缓存核心说明 54
2.2.1 82496高速缓存控制器 54
2.2.2 82491高速缓存SRAM 55
2.2.3 存贮器总线控制器 55
2.3 配置 56
2.3.2 窥探方式 57
2.3.1 物理高速缓存 57
2.3.3 存贮器总线方式 58
2.4 Pentium处理器总线接口 59
2.5 82496高速缓存控制器/82491高速缓存SRAM优化接口 60
2.6 存贮器总线接口 60
2.6.1 窥探逻辑 60
2.6.2 周期控制逻辑 60
2.7 测试 61
3.2 回写高速缓存设计 62
3.1 通写高速缓存设计 62
3.3 82496高速缓存控制器的高速缓存一致性协议 63
3.4 MESI高速缓存一致性协议模型 63
3.5 基本MESI状态转换 64
3.5.1 由CPU总线操作引起的MESI状态改变 64
3.5.2 由存贮器总线主设备引起的MESI状态改变 67
3.6 带特殊属性周期后的MESI状态改变 68
3.6.1 可高速缓存属性：PCD/MKENˉ# 68
3.6.2 通写协议：PWT、MWB/WTˉ# 69
3.6.3 只读访问：MROˉ# 69
3.7 状态转换 70
3.6.5“直接至已修改”属性：DRCTMˉ# 70
3.6.4 被锁定的访问：LOCKˉ# 70
3.7.1 CPU总线信号 71
3.7.2 存贮器总线信号 71
3.7.3 由状态转换引起的标记状态和周期 72
3.7.4 MESI状态表(82496高速缓存控制器状态改变) 73
3.8 主高速缓存与二级高速缓存的一致性 77
3.8.1 蕴含(INClusion) 77
3.8.2 询问和反向无效化周期 77
3.8.3 写一次策略 78
3.8.4 MESI状态表(Pentium处理器高速缓存套片状态改变) 79
第四章 高速缓存初始化和配置 84
4.1 RESET期间的配置信号采样 85
4.1.1 套片方式所需的初始化 85
4.2 物理高速缓存 87
4.2.1 存贮器总线宽度 87
4.2.2 行组比率 87
4.2.3 标志RAM尺寸 88
4.2.4 标记RAM结构 88
4.2.7 可配置的地址连接 89
4.2.6 高速缓存尺寸 89
4.2.5 每区段行组数(L/S) 89
4.2.8 82491高速缓存SRAM总线配置 90
4.2.9 82491高速缓存SRAM奇偶校验配置 91
4.2.10 CPU至82491高速缓存SRAM地址配置 92
4.2.11 总线驱动器缓冲器选择 92
4.3 高速缓存方式 93
4.3.1 存贮器总线方式 93
4.3.2 窥探方式 94
4.3.3 强/弱写排序 95
5.1.1 周期控制 96
第五章 硬件接口 96
5.1 存贮器控制器的考虑 96
5.1.2 窥探 105
5.1.3 地址的完整性 114
5.1.4 数据控制 115
5.1.5 存贮器总线方式选择 116
5.1.6 82491高速缓存SRAM智能双口高速缓存存贮器 117
5.1.7 信号的同步 120
5.3.9 大容量高速缓存/较大行组尺寸的处理 121
5.1.8 热复位 121
5.1.10 82496高速缓存控制器保证的信号关系 122
5.1.11 82496高速缓存控制器周期进程要求 122
5.1.12 82496高速缓存控制器输入信号识别需要 123
5.1.13 82496高速缓存控制器和82491高速缓存SRAM的CRDYˉ#需要 123
5.1.14 82496高速缓存控制器周期属性采样需要 124
5.1.15 Pentium处理器. 82496高速缓存控制器和82491高速缓存SRAM的BRDYˉ#需 124
5.1.16 82496高速缓存控制器周期进程信号的采样需要 125
5.1.17 82491高速缓存3RAM数据控制信号需要 125
5.2 Pentium处理器高速缓存套片引脚详述 126
5.3.18 信号量(强的写次序)一致性 126
5.2.1 信号／类别交叉参照 127
5.2.2 Pentium处理器高速缓存套片引脚详细介绍 129
第六章 存贮量总线功能说明 244
6.1 读操作周期 244
6.1.1 读周期 244
6.2.2 读不命中周期 246
6.1.3 不可高速缓存的读不命中周期 250
6.2 写周期 251
6.2.2 无分配的写不命中或写命中［S］状态周期 252
6.2.1 写命中［E］或［M］状态周期 252
6.2.3 带分配周期的写不命中 254
6.3 锁定的读一修改一写周期 255
6.4 窥探命中［M］状态——同步窥探方式 257
6.5 I/O周期 259
第七章 电气规范 261
7.1 电源和地 261
7.2 退耦方面的建议 261
7.3 连接规范 261
7.5 直流规范 262
7.4 最大额定值 262
7.6.1 优化接口 264
7.6.2 外部接口 278
7.7 过冲/下冲指南 303
第八章 I/O缓冲器模型 305
8.1 优化的接口缓冲器 306
8.2 外部接口缓冲器 308
8.3 输入二极管模型 310
第九章 机械特性规范 323
第十章 热参数规范 327
11.1 内置自测试(BIST) 329
第十一章 可测试性 329
11.2 边界扫描 330
11.2.1 边界扫描体系结构 331
11.2.2 测试数据寄存器 331
11.2.3 指令寄存器 333
11.2.4 测试访问端口(TAP)控制器 335
11.2.5 边界扫描寄存器单元 337
11.3 82491高速缓存SRAM的测试 340
11.2.6 边界扫描描述语言(BSDL) 340
11.2.7 边界扫描信号描述 340
第二部分 82497高速缓存控制器和82492高速缓存SRAM 341
第十二章 引脚排列 341
12.1 82497高速缓存控制器引脚排列 341
12.2 82492高速缓存SRAM引脚排列 343
13.1.3 电气规范和热规范的差异 345
13.1.1 BT［3∶0］和MBT［3∶0］ 345
13.1.2 JTAG扫描链 345
13.1 功能上的差异 345
第十三章 产品综述及其操作 345
13.2 套片接口 346
13.2.1 接口综述 346
13.2.2 套片的缓冲器类型 347
第十四章 电气规范 349
14.1 绝对最大额定值 349
14.2 直流规范 350
14.3.1 优化接口 352
14.3 交流规范 352
14.3.2 外部接口 363
第十五章 I／O缓冲器模型 379
15.1 优化接口缓冲器参数 379
15.2 外部接口缓冲器参数 383
第十六章 机械规范 386
第十七章 可测试性 387
17.1 82497高速缓存控制器JTAG扫描链 388
17.1.1 Pentium处理器(73\90、815\100)JTAG扫描链 388
第十八章 热特性规范 389
附录A 补充信息 390