第一章概述 1
1.1 80386 CPU 1
1.1.1 80386 CPU的内部结构 1
目录 1
1.1.2 80386 CPU的内部寄存器 3
1.2协处理器80387 5
1.2.1 80387的内部寄存器 5
1.2.2 80386和80387 6
1.3.1 80486 CPU的特点 8
1.3 80486 CPU 8
1.3.2 80486 CPU的内部结构和内部寄存器 9
1.4标志寄存器 11
1.5控制寄存器 13
1.6工作模式 16
第二章存储器管理功能 17
2.1虚拟存储器和物理存储器 17
2.2.1描述符表 19
2.2描述符表和段寄存器 19
2.2.2段寄存器 21
2.2.3对存储器的访问 22
2.3描述符 23
2.3.1数据段和代码段描述符 23
2.3.2堆栈段描述符 25
2.4别名（ALIAS） 26
第三章保护功能 29
3.1存储器保护功能 29
3.1.1存储器的访问 29
3.1.2修改段寄存器时的保护 29
3.1.3对虚拟地址进行变换时的保护 31
3.1.4因保护功能而产生的异常中断 32
3.2特权级保护功能 33
3.2.1 OS和应用程序 33
3.2.2修改DS,ES,FS和GS时的保护功能 36
3.2.3修改SS时的保护功能 37
3.2.4修改CS时的保护功能 38
3.2.5特权级保护例外的代码段 44
第四章 中断和异常中断的处理 46
4.1中断和异常中断 46
4.1.1中断和异常中断的原因 46
4.1.2中断描述符表IDT 46
4.2保护模式下的中断处理 47
4.2.1通过中断门和陷阱门的中断处理 47
4.2.2错误代码 48
4.2.3特权级保护 50
4.2.4通过任务门的中断处理 51
4.3 中断向量的分配 53
第五章多任务／多用户系统 58
5.1多任务系统 58
5.1.1多道程序 58
5.1.2 LDT和GDT 60
5.2.2任务及其TSS 62
5.2任务及任务的描述符 62
5.2.1任务及其LDT 62
5.2.3系统地址寄存器 64
5.3任务转换 65
5.3.1任务的设置 65
5.3.2任务转换的过程 65
5.3.3任务转换的方法 68
5.3.4任务门 69
5.3.5任务转换时的B位，NT位和反向链的变化 70
5.3.6 IRET/IRETD指令 72
5.3.7任务转换时的特权级保护 72
5.3.8描述符表的项目分类 73
第六章80386/80486的指令 75
6.1具有保护功能的指令 75
6.1.1 ARPL指令 75
6.1.3 LLDT,LTR,SLDT和STR指令 77
6.1.2 LGDT,LIDT,SGDT和SIDT指令 77
6.1.4 VERR和VERW指令 78
6.1.5 LAR和LSL指令 78
6.1.6只有在特权级0才可以执行的指令 79
6.1.7和IOPL有关的指令 79
6.2新增加的指令 81
6.2.1ENTER和LEAVE指令 82
6.2.2 ENTER指令的算法 85
6.3其它的指令 86
6.3.1 CALL,JMP和中断指令 86
6.3.2由保护模式向实模式的转移步骤 89
6.3.3 ASM 386和ASM86的不同点 91
6.3.4指令与标志的关系 92
第七章页 95
7.1 P位和A位 95
7.2.1线性地址与物理地址的关系 96
7.2线性地址 96
7.2.2从线性地址变换为物理地址的例子 97
7.3目录项和页表项 98
7.3.1目录项 98
7.3.2页表项 99
7.4页的保护功能 99
7.5 TLB 101
7.5.1 TLB的功能 101
7.5.2 TLB的测试 103
第八章80286的软件和虚拟8086模式 106
8.1 80286的软件和80386 106
8.1.1互换性 106
8.1.2 16位模块和32位模块 107
8.1.3 16位代码和32位代码的共存 109
8.1.4通过门的控制转移 111
8.2 8086的软件和80386 113
8.2.1 80386的实模式 113
8.2.2虚拟86模式 114
9.2.3保护模式和虚拟86模式之间的转换 115
8.2.4虚拟86模式下的中断和页功能 117
8.2.5 8086和80386的OS 120
第九章调试寄存器和描述符中的D位 122
9.1调试寄存器 122
9.1.1线性地址调试寄存器（DR0—DR3） 122
9.1.2指定断点条件的调试寄存器DR7 123
9.1.3断点状态调试寄存器DR6 124
9.2指令的断点和RF标志 125
9.3描述符中的D位 125
9.3.1堆栈段描述符中的D位 125
9.3.2代码段描述符中的D位 126
9.3.3确定操作数大小的前缀指令66H 127
9.4系统的初始化 128
9.4.1 CPU复位后的初始状态 128
9.4.2向保护模式的转移 129
第十章标准总线的体系结构 131
10.1标准总线 133
10.2 ISA(PC AT)总线 134
10.2.1总线周期 135
10.2.2 ISA总线信号的特性和功能 139
10.3 MCA 143
10.3.1 MCA的连接器 143
10.3.2 MCA信号的功能 146
第十一章系统存储器 152
11.1动态随机存取存储器（DRAM）片子的性能和特点 152
11.1.1 DRAM片子的存取方式 152
11.1.2 DRAM片子的刷新操作 155
11.2系统存储器的构成 159
11.2.1 80386 CPU的引脚及其功能 159
11.2.2 80386的总线周期 161
11.2.3 DRAM控制器 165
11.2.4 SRAM和高速缓存器（cache） 172