第1章 引言 1
1.1 FPGA概述 2
1.2 FPGA结构问题 3
1.3研究方法和CAD工具 6
1.4本书结构 7
1.5致谢 7
第2章 背景知识与之前的研究工作 9
2.1 FPGA结构 9
FPGA可编程技术 10
FPGA逻辑单元块结构 10
FPGA布线结构 11
2.2 FPGA CAD工具 15
综合和逻辑单元块打包 16
布局 18
布线 21
延时模型 26
时序分析 27
2.3小结 29
第3章 CAD工具：打包和布局 30
3.1逻辑单元块打包 30
基于簇的逻辑单元块 30
基本逻辑单元块打包算法：VPack 32
时序驱动逻辑单元块打包算法：T-VPack 35
T-VPack和VPack的比较 39
3.2布局：VPR 41
VPR布局工具概述 41
新型自适应退火方案 43
新型成本函数：线性拥挤 45
线网边界框的增量式更新方法 47
3.3小结 50
第4章 布线工具和布线结构生成 51
4.1 CAD流程中VPR的地位 51
4.2参数化结构及其生成 52
参数化结构 53
布线资源图 55
参数化结构的自动生成 57
4.3布通率驱动布线器 62
成本函数和布线策略 62
速度的改进 64
4.4时序驱动布线器 66
Elmore延时模型的优点 66
Elmore延时的直接优化 68
线网布线算法复杂度 74
动态基本成本函数 74
布线策略 76
4.5延时提取和时序分析 77
4.6布线器和布局算法的验证 78
布通率驱动布线器和布局算法 78
时序驱动布线器 83
4.7小结 85
第5章 全局布线结构 87
5.1研究出发点 87
5.2实验方法 88
CAD流程 89
面积利用率的衡量指标 90
FPGA结构的重要细节 91
5.3实验结果：偏向型布线结构 91
逻辑单元块方形阵列的结果 92
逻辑单元块矩形阵列的结果 94
5.4实验结果：非均匀型布线结构 96
中心／边缘布线通道宽度比例 96
中心加宽的布线通道 100
I／O布线通道 101
5.5小结 104
第6章 基于簇结构的逻辑块 106
6.1研究出发点 106
6.2实验方法 108
CAD流程 108
面积模型 110
延时模型 111
结构评估标准：面积延时积 113
FPGA的结构假设 114
6.3逻辑簇输入数和逻辑簇尺寸之间的关系 116
6.4逻辑单元块和互连之间的连通度与逻辑簇尺寸的关系 117
6.5速度与面积利用率和逻辑簇尺寸的关系 118
6.6逻辑簇尺寸对编译时间的影响 122
6.7小结 123
第7章 详细互连结构 125
7.1研究出发点 125
7.2实验方法 127
FPGA结构假定 127
CAD流程 128
延时模型的准确性 129
面积模型 130
实验规则 131
7.3单种线长结构 131
开关盒问题 132
单线型的最佳线长 135
逻辑单元块和互连通道之间的连通度 136
7.4两种类型的可分割线段结构 137
单种三态缓冲器互连开关 137
带缓冲器的4倍线配合传输管互连结构 138
带缓冲器的8倍线配合传输管互连结构 141
传输管开关4倍线配合缓冲器互连结构 142
7.5内部分布率 144
只带缓冲器的单种4倍线结构 144
双线型结构 148
7.6线距对速度的影响 150
7.7总体结构比较 152
7.8小结 155
第8章 结论和后续工作 157
8.1研究成果总结 157
8.2工作展望 161
CAD工具的改善 161
FPGA结构的后续研究 162
附录A VPR中的视图 164
附录B FPGA电路和工艺建模 170
B.1晶体管级电路图及其假设条件 170
FPGA的互连结构 170
逻辑单元块结构 175
B.2 RC等效电路提取及延时计算 178
附录C 互连晶体管和金属线的尺寸 181
C.1传输管互连开关的尺寸调整 181
C.2三态缓冲器互连开关的尺寸调整 184
C.3连接盒输出引脚的三态缓冲器 186
C.4金属线宽度和线距 186
参考文献 190
关键词索引 202
专业名词中英文对照 208