第1章 电子系统集成设计概述 1
1.1 数字系统和VLSI 3
1.1.1 数字系统集成 3
1.1.2 数字系统设计分类 4
1.1.3 系统集成的一些专题 6
1.1.4 系统集成的技术背景 7
1.2 ASIC/SOC设计与CAX 9
1.2.1 设计要素点评 9
1.2.2 计算机辅助技术 10
1.2.3 EDA引发电子设计革命 12
1.3 ASIC/SOC设计与制造 13
1.3.1 VLSI制造工艺 13
1.3.2 MOSIS投片服务 14
1.3.3 ASIC/SOC学术交流 15
1.3.4 相关课程设置 15
1.4.1 计算机版图设计 16
1.4 电子设计技术 16
1.4.2 计算机辅助分析 17
1.4.3 电子设计简化流程 17
1.4.4 电子设计标准化 18
1.4.5 电子设计特点 19
1.4.6 电子设计功能分解 20
1.5 EDA设计工具 23
1.5.1 工程工作站 23
1.5.2 微型计算机 24
1.5.3 计算机网络 26
1.5.4 工作站软件 27
1.5.5 微机软件 28
1.6 课程设计习题 29
第2章 IC制造与测试 31
2.1 IC工艺牵动设计 33
2.1.1 VLSI工艺回顾 33
2.1.2 深亚微米工艺特点 34
2.1.3 制造影响设计 34
2.2.1 MOS晶体管结构 35
2.2 MOS晶体管与连线 35
2.2.2 CMOS结构 36
2.2.3 连线和连接孔 37
2.3 VLSI加工流程 38
2.3.1 IC制造工序 38
2.3.2 双阱与不同工艺 38
2.3.3 BiCMOS工艺 40
2.3.4 CMOS工艺流程 40
2.4.1 IC版图对应于线路 42
2.4 线路、版图与掩模 42
2.4.2 设计制造的纽带--掩模 43
2.5 IC测试与故障 43
2.5.1 IC测试概述 44
2.5.2 故障模型与模拟 44
2.5.3 面向测试的设计 45
2.5.4 自动测试模板生成 47
2.6 课程设计习题 48
第3章 ASIC底层电路及版图设计 49
3.1 CMOS反相器 51
3.1.1 反相器静态特性 51
3.1.2 反相器动态特性 52
3.1.3 反相器功耗和速度 53
3.1.4 BiCMOS反相器 54
3.2 存储器和I/O电路 56
3.2.1 存储器 56
3.3 模拟ASIC电路 58
3.2.2 I/O电路 58
3.3.1 模拟ASIC设计特点 59
3.3.2 模拟标准单元 59
3.3.3 模拟小信号处理标准单元库 61
3.4 ASIC半定制技术 62
3.4.1 ASIC设计约束 62
3.4.2 门阵列设计技术 63
3.4.3 基于标准单元库的设计 65
3.5 平面规划与布局布线 66
3.5.1 平面规划 66
3.5.3 布线 68
3.5.2 布局 68
3.6 IC版图设计与电气规则 70
3.6.1 设计规则检查 70
3.6.2 λ和SCMOS设计规则 71
3.6.3 电气规则检查 72
3.7 IC版图格式 73
3.7.1 CIF格式基本命令 73
3.8 课程设计习题 75
3.7.3 PG格式 75
3.7.2 GDSⅡ格式 75
3.9 版图设计工具Tanner Tools 76
3.9.1 设计流程 76
3.9.2 软件安装与模块 77
3.9.3 原理图绘制与转换 78
3.9.4 逻辑模似器 79
3.9.5 全定制版图编辑L-Edit 80
3.9.6 版图设计命令 83
3.9.8 自动布局布线SPR 85
3.9.7 标准单元库 85
3.9.10 版图网表、器件及参数提取 86
3.9.9 设计规则检查 86
3.9.11 版图校验 87
第4章 数字电路设计技术 89
4.1 CMOS门电路 91
4.1.1 逻辑功能函数 91
4.1.2 静态逻辑CMOS门 92
4.1.3 单级门及网络延迟 95
4.2.2 电路中的时序 96
4.2 时序与时序电路 96
4.2.1 组合电路与时序电路 96
4.2.3 电路时序分析 97
4.2.4 同步与异步电路 98
4.3 时序逻辑设计 99
4.3.1 锁存器与触发器 99
4.3.2 基本整形电路 102
4.3.3 时序网络结构和时钟规则 103
4.3.4 状态机分析与设计 105
4.4 算术逻辑构件设计 106
4.4.1 引言 106
4.4.2 组合桶形移位器 108
4.4.3 加法器 109
4.4.4 广义加法器 110
4.4.5 减法器与比较器 110
4.4.6 乘法器 110
4.4.7 数据通路版图设计 112
4.5 分析、仿真与验证 113
4.5.1 分析 114
4.5.2 仿真 115
4.5.3 验证 115
4.6 设计综合与优化 116
4.6.1 系统行为综合 116
4.6.2 门级逻辑综合 117
4.6.3 管级电路综合 118
4.7.1 EDIF标准版本与用途 119
4.7 EDIF格式 119
4.7.2 EDIF文件结构 120
4.7.3 EDIF电路网表文件 121
4.7.4 EDIF电原理图文件及其转换 123
4.8 课程设计习题 123
4.9 电路设计工具Viewlogic 124
4.9.1 Viewlogic电路设计简介 124
4.9.2 ViesDraw电路图绘制工具 125
4.9.3 ViewSim逻辑模拟命令 126
第5章 可编程器件底层设计 129
5.1 可编程芯片概述 131
5.1.1 FPGA简介 131
5.1.2 编程技术 132
5.1.3 I/O单元 133
5.1.4 FPGA分类 133
5.2 Xilinx FPGA结构 134
5.2.1 概述 134
5.2.2 内部结构 135
5.2.3 内连线 136
5.3.1 设计流程之一(原理过程) 137
5.3 FPGA版图设计 137
5.3.2 设计流程之二(文件变化) 138
5.3.3 FPGA版图自动设计 138
5.3.4 FPGA版图手工编辑 140
5.4 FPGA编程及嵌入设计 142
5.4.1 FPGA编程 142
5.4.2 FPGA构造模式 143
5.5.1 Altera CPLD进展 145
5.5 FPGA和CPLD进展述评 145
5.5.2 Xilinx FPGA进展 146
5.6 课程设计习题 147
第6章 VHDL硬件设计语言 149
6.1 VHDL语言设计概述 151
6.1.1 简介 151
6.1.2 设计单元和库 152
6.1.3 VHDL优点 152
6.1.5 VHDL开发环境 153
6.1.4 表现手法 153
6.2 VHDL可编译源设计单元 154
6.2.1 库 155
6.2.2 集合包 156
6.2.3 实体号 157
6.2.4 构造体 158
6.2.5 配置说明 163
6.2.6 课程设计与练习 164
6.3 VHDL语言基础知识 166
6.3.1 标量类型数据 167
6.3.2 复合类型数据 169
6.3.3 客体 171
6.3.4 操作符与表达式 172
6.3.5 预定义属性 173
6.3.6 课程设计与练习 174
6.4 时序语句与行为描述 177
6.4.1 进程语句及其特点 177
6.4.3 时序语句 179
6.4.2 进程中的说明部分 179
6.4.4 子程序 183
6.4.5 课程设计与练习 186
6.5 信号与信号赋值 187
6.5.1 网表结构性信号 188
6.5.2 进程通信信号 188
6.5.3 对进程及端口中信号的说明 189
6.5.4 信号赋值及延迟 190
6.5.6 进程的挂起和激活运行 192
6.5.5 模拟循环中的活动 192
6.5.7 信号赋值中的延迟模型 193
6.5.8 决断函数 193
6.5.9 课程设计与练习 195
6.6 并发行为性语句与数据流描述 196
6.6.1 一般并发信号赋值 197
6.6.2 并发条件信号赋值 197
6.6.3 并发选择信号赋值 198
6.6.4 并发过程调用 198
6.6.5 块语句 199
6.6.6 思考题 200
6.7 元件层次与结构描述 201
6.7.1 元件实例生成和层次结构 201
6.7.2 产生语句 204
6.7.3 配置 205
6.7.4 类属 207
6.7.5 VHDL综合 209
6.7.6 课程练习 210
6.8.1 例一 交通红绿灯控制器 211
6.8 VHDL设计举例 211
6.8.2 例二 四选一开关 214
6.8.3 例三 类属应用 215
6.8.4 课程练习 216
6.9 课程设计复习 218
6.9.1 电路设计测验一 218
6.9.2 电路设计测验二 224
6.9.3 电路设计测验三 227
6.9.4 设计练习题 230
6.10.1 简介 232
6.10 VHDL设计工具V-System 232
6.10.2 用VHDL编写激励仿真 234
6.10.3 V-System环境直接仿真 235
6.11 VHDL相关标准 236
6.11.1 VHDL保留字 236
6.11.2 STANDARD集合包 237
6.11.3 TEXTIO集合包 240
6.11.4 VHDL句法汇总 241
6.11.5 STD_LOGIC_1164集合包 261
第7章 Verilog HDL硬件设计语言 265
7.1 Verilog HDL概要 267
7.1.1 Verilog HDL特点 267
7.1.2 Verilog HDL模块 267
7.1.3 Verilog HDL设计简例 269
7.2 Verilog HDL基础知识 270
7.2.1 数据及类型 270
7.2.2 表达式中的运算符 274
7.3.1 内置门与开关基元 277
7.3 逻辑门及时延模型 277
7.3.2 用户定义基元--UDP 278
7.3.3 线网时延和门时延 279
7.4 数据流风格描述 280
7.5 行为风格描述 281
7.5.1 过程与块语句 282
7.5.2 过程中的赋值 285
7.5.3 过程中的程序控制语句 286
7.5.4 行为风格设计举例 291
7.6 结构风格描述 293
7.7 编译仿真辅助技术 294
7.7.1 编译预处理宏命令 294
7.7.2 仿真交互技术--系统函数和任务 297
7.8 Verilog HDL设计测试技术 302
7.8.1 标量与矢量 302
7.8.2 激励与时钟变量 303
7.8.3 测试程序 303
7.8.4 文本文件的向量读写 305
7.9 Verilog HDL与VHDL对比 306
7.10 课程设计习题 307
7.11 IEEE-1364 Verilog HDL标准 309
7.11.1 Verilog HDL保留关键字 309
7.11.2 Verilog HDL句法汇总 310
第8章 ASIC/SOC系统设计技术 331
8.1 时序电路与时序设计 333
8.1.1 同步系统的时钟错位 333
8.1.2 自时序异步电路 335
8.2.1 逻辑与物理结构 336
8.2 系统与电路结构设计 336
8.2.2 数据通路 337
8.2.3 寄存器转移结构 338
8.2.4 系统结构调度与分配 339
8.3 处理器并行算法与结构 341
8.3.1 引言 341
8.3.2 SIMD结构 343
8.3.3 MISD--流水线 343
8.3.4 MIMD--Systolic结构 345
8.4 芯片内外互连技术 346
8.4.1 线电容与串扰分析 347
8.4.2 电阻与电迁徙 350
8.4.3 电感与I/O设计 352
8.4.4 封装互连 354
8.5 芯片低功耗设计 355
8.5.1 引言 355
8.5.2 开关电流 356
8.5.4 亚阈值电流和漏电流 357
8.5.3 撬棍电流 357
8.6 可测性设计与可靠性分析 359
8.6.1 可测性设计 359
8.6.2 可靠性分析 360
8.7 ASIC/SOC设计方法学 363
8.7.1 设计方法学要点 363
8.7.2 IBM方法学举例 369
8.7.3 课程述评 370
8.7.4 系统设计习题 371
主要参考文献 372