第一章 集成电路设计概论 1
1.1 摩尔定律 1
1.2 集成电路系统的组成 4
1.3 集成电路的设计流程 7
第二章 数字电路的高级设计和逻辑综合 13
2.1 RTL硬件描述语言设计 13
2.1.1 行为级硬件描述语言（Behavioral Level HDL） 13
2.1.2 寄存器传输级硬件描述语言（RTL HDL） 17
2.1.3 结构化硬件描述语言（Structure HDL） 23
2.2 逻辑综合（Logic Synthesis） 27
2.2.1 逻辑综合的基本步骤 28
2.2.2 综合工具Design Compiler 30
2.2.3 目标库和初始环境设置 31
第三章 系统的层次化设计和模块划分 35
3.1 设计组成及DC-Tcl 35
3.1.1 设计物体（Design Object） 35
3.1.2 DC-Tcl简介 38
3.2 层次（Hierarchy）结构和模块划分（Partition）及修改 46
3.2.1 层次结构的概念 46
3.2.2 模块的划分 48
3.2.3 模块划分的修改 51
第四章 电路的设计目标和约束 55
4.1 设计的时序约束 55
4.1.1 同步（Synchronous）电路和异步（Asynchronous）电路 56
4.1.2 亚稳态（Metastability） 57
4.1.3 单时钟同步设计的时序约束 57
4.1.4 设计环境的约束 72
4.1.5 多时钟同步设计的时序约束 79
4.1.6 异步设计的时序约束 83
4.1.7 保持时间（Hold Time） 85
4.2 复杂时序约束 87
4.2.1 多时钟周期（Multi-Cycle）的时序约束 87
4.2.2 门控时钟的约束 90
4.2.3 分频电路和多路传输电路的时钟约束 92
4.3 面积约束 96
第五章 综合库和静态时序分析 98
5.1 综合库和设计规则 98
5.1.1 综合库 98
5.1.2 设计规则 107
5.2 静态时序分析 111
5.2.1 时序路径和分组 112
5.2.2 时间路径的延迟 114
5.2.3 时序报告和时序问题的诊断 115
第六章 电路优化和优化策略 120
6.1 电路优化 122
6.1.1 Synopsys的知识产权库—DesignWare 123
6.1.2 电路优化的三个阶段 126
6.2 优化策略 134
6.2.1 编辑策略 135
6.2.2 自动芯片综合（Automated Chip Synthesis） 141
6.3 网表的生成格式及后处理 144
第七章 物理综合 148
7.1 逻辑综合（Logic Synthesis）遇到的问题 148
7.2 物理综合（Physical Synthesis）的基本流程 151
7.3 逻辑综合的拓扑技术（Topographical Technology） 162
第八章 可测试性设计 174
8.1 生产测试简介 174
8.2 可测试性设计 176
8.2.1 物理瑕疵和故障模型 176
8.2.2 D算法（D algorithm） 178
8.3 测试协议（Test Protocol） 185
8.4 测试的设计规则 190
8.4.1 可测试性设计中的时钟信号 190
8.4.2 三态总线和双向端口的测试 198
8.5 门级网表可测试问题的自动修正 204
8.6 扫描链的插入 208
8.7 可测试设计的输出和流程 222
8.8 自适应性扫描压缩技术 225
第九章 低功耗设计和分析 229
9.1 工艺库的功耗模型 231
9.2 功耗的分析 237
9.3 低功耗电路的设计和优化 251
9.3.1 门控时钟电路 252
9.3.2 操作数分离 261
9.3.3 门级电路的功耗优化 266
9.3.4 多个供电电压（Multi-VDD） 274
9.3.5 电源门控 276
参考文献 281