第1章 可编程逻辑器件概述 1
1.1 可编程阵列逻辑 1
1.2 通用阵列逻辑 4
1.3 CPLD和FPGA 8
第2章 MAX Ⅱ系列CPLD 10
2.1 概述 10
2.2 MAX Ⅱ系列CPLD的结构 10
2.2.1 逻辑阵列与逻辑单元 10
2.2.2 MAX Ⅱ系列CPLD中的连接通路 15
2.2.3 全局时钟网络 18
2.2.4 FLASH中的用户使用区 19
2.2.5 输入／输出单元 37
第3章 CYCLONE Ⅱ系列FPGA 41
3.1 概述 41
3.2 CYCLONE Ⅱ系列FPGA的结构 42
3.2.1 逻辑单元与逻辑阵列 42
3.2.2 内部连接通路 46
3.2.3 时钟资源 48
3.2.4 内部存储器 58
3.2.5 嵌入乘法器 70
3.2.6 输入／输出引脚 72
3.3 FPGA芯片的配置 80
3.3.1 主动串行模式 81
3.3.2 被动串行模式 84
3.3.3 JTAG模式 90
第4章 Stratix Ⅱ系列FPGA 92
4.1 概述 92
4.2 Stratix Ⅱ系列FPGA的结构 93
4.2.1 自适应逻辑模块和逻辑阵列 93
4.2.2 内部连接通路 102
4.2.3 时钟控制 103
4.2.4 片内存储器 120
4.2.5 数字信号处理模块 125
4.2.6 输入／输出引脚 134
4.3 FPGA芯片的配置 139
4.3.1 快速被动并行模式 141
4.3.2 主动串行模式 142
4.3.3 被动串行模式 144
4.3.4 被动并行异步模式 148
4.3.5 JTAG模式 150
第5章 使用FPGA的内部资源 153
5.1 锁相环 153
5.2 RAM 156
5.2.1 单口RAM 157
5.2.2 双口RAM 160
5.2.3 先入先出存储器 165
第6章 DMA控制器 176
6.1 设计基础知识 176
6.1.1 DMA控制器的概念 176
6.1.2 WISHBONE总线 176
6.1.3 DMA控制器的功能和结构 180
6.2 DMA控制器的具体设计 184
6.2.1 FIFO模型的设计 184
6.2.2 DMA控制器的可综合代码设计 187
6.2.3 简单测试代码的设计 204
6.3 DMA控制器的实现 209
第7章 多路ADC采集系统 213
7.1 PLL单元 213
7.2 ADC控制逻辑 220
7.2.1 RAM地址控制逻辑 228
7.2.2 扫描范围控制 228
7.2.3 ADC采样时钟控制 228
7.2.4 ADC采样过程控制 228
7.2.5 RAM的读写控制 229
7.3 双口RAM 229
7.4 FIFO控制单元 233
7.4.1 数据格式转换 233
7.4.2 FIFO计数逻辑 234
参考文献 236