第1章 绪论 1
1.1 引言 1
1.2 可编程逻辑器件（PLD） 3
1.3 EDA技术的发展 4
第2章 可编程逻辑器件基础 8
2.1 可编程逻辑器件的分类 8
2.1.1 可编程逻辑器件的集成度分类 8
2.1.2 可编程逻辑器件的其他分类方法 10
2.2 PLD器件的基本结构 12
2.2.1 与或阵列 13
2.2.2 宏单元 14
2.3 可编程元件 16
2.3.1 熔丝开关和反熔丝开关 16
2.3.2 浮栅编程技术 17
2.3.3 SRAM配置存储器 20
2.4 可编程逻辑器件的编程及测试技术 21
2.4.1 在系统可编程技术 21
2.4.2 边界扫描测试技术（Boundary Scan Test） 23
第3章 可编程逻辑器件 29
3.1 Altera器件综述 29
3.2 Altera FLEX10K系列芯片 30
3.2.1 FLEX10K系列器件简介 31
3.2.2 结构特点与功能描述 32
3.3 Altera APEX20系列芯片 41
3.3.1 APEX系列器件简介 41
3.3.2 APEX20K系列的特点 42
3.4 Xilinx XC9500系列器件 42
3.4.1 XC9500系列器件简介 42
3.4.2 XC9500系列器件的特点 44
3.5 在系统可编程（ISP）逻辑器件 44
第4章 VHDL设计方法 48
4.1 VHDL设计概述 48
4.1.1 VHDL的优势 48
4.1.2 VHDL的设计步骤 49
4.2 VHDL的模型结构 50
4.2.1 设计实体（Design Entities） 50
4.2.2 实体说明（Entity Declarations） 50
4.2.3 构造体 52
4.3 VHDL语言的基本要素 55
4.3.1 标识符 55
4.3.2 数据对象 55
4.3.3 数据类型及其他类型 58
4.3.4 运算符 63
4.4 VHDL基本描述语句 65
4.4.1 并行语句 66
4.4.2 顺序语句 73
4.4.3 其他常用语句 78
4.5 VHDL的基本设计 82
4.5.1 组合逻辑电路设计 82
4.5.2 同步时序逻辑电路设计 88
4.5.3 典型设计实例 95
第5章 状态机设计 100
5.1 概述 100
5.2 一个简单的设计实例 100
5.2.1 传统的设计方法 101
5.2.2 利用VHDL语言进行状态机描述 102
5.3 内存控制器设计 105
5.3.1 状态转移图 106
5.3.2 状态转移图的VHDL编码 107
第6章 MAX+PLUS Ⅱ操作简介 115
6.1 MAX+PLUS Ⅱ概述 115
6.1.1 简介 115
6.1.2 工具条和常用菜单选项说明 115
6.2 MAX+PLUS Ⅱ10.2的安装 117
6.3 MAX+PLUS Ⅱ的设计过程 120
6.4 MAX+PLUS Ⅱ的设计输入方法 121
6.4.1 图形输入法的设计过程 121
6.4.2 语言描述输入法 138
6.4.3 层次化设计 139
第7章 逻辑综合和设计实现 145
7.1 概述 145
7.2 设计实现的实例 146
7.3 逻辑综合与实现 149
7.4 针对CPLD器件的设计实现 150
7.4.1 面向FLASH370的设计综合和装配 151
7.5 针对FPGA器件的设计实现 189
7.5.1 面向pASIC380的综合与布局布线 191
7.5.2 设计中的折中考虑 193
7.5.3 参数指引下的逻辑综合（Directive-Driven Synthesis） 197
7.5.4 设计调整：DRAM控制器 201
7.5.5 在一个8KB容量的FPGA中实现网络中继器 202
7.5.6 预指定的引脚配置（Preassigning Pinouts） 205
第8章 数字系统设计与现场集成技巧 209
8.1 同步电路设计技巧 209
8.1.1 同步电路与异步电路的基本概念 209
8.1.2 FGPA现场集成中常见的问题 211
8.1.3 同步逻辑电路设计中的基本技巧 215
8.2 多级逻辑设计技巧 217
8.2.1 FPGA实现中的基本延时 218
8.2.2 流水线的基本概念 218
8.2.3 流水线应用的设计 219
8.3 数字系统的FPGA现场集成设计中的基本问题 220
8.3.1 数字系统现场集成的系统级设计过程 220
8.3.2 现场集成设计中的仿真 223
8.3.3 可编程器件的选择方案 223
8.3.4 低功耗设计 229
8.4 FPGA实用设计中的技巧 231
8.4.1 阶层化设计 231
8.4.2 为优化逻辑而进行复制 234
8.5 高速电路设计 235
8.5.1 高速电路的定义 235
8.5.2 输入输出阻抗影响电路的负载能力 236
8.5.3 阻抗匹配 237
8.5.4 电源对系统的干扰 237
8.5.5 接地 238
8.5.6 串扰抑制 238
第9章 EDA综合设计实例 240
9.1 多功能数字钟 240
9.1.1 多功能数字钟设计要求 240
9.1.2 多功能数字钟的顶层结构 240
9.1.3 主要模块的VHDL源程序 241
9.2 “梁祝”乐曲演奏电路 250
9.2.1 乐曲演奏电路设计要求 250
9.2.2 乐曲演奏电路的顶层结构 251
9.2.3 主要模块VHDL源程序 252
9.3 频率计 257
9.3.1 频率计的设计要求 258
9.3.2 频率计电路的顶层结构 258
9.3.3 主要VHDL源程序 260