第1章 数制和码制 1
1.1 进位计数制 1
1.2 常用进位制之间的转换 3
1.2.1 其他进制向十进制的转换 3
1.2.2 十进制向其他进制的转换 3
1.2.3 二进制与八进制之间的转换 5
1.2.4 二进制与十六进制之间的转换 5
1.3 带符号二进制数的代码表示 6
1.3.1 真值与机器数 6
1.3.2 原码 7
1.3.3 反码 8
1.3.4 补码 10
1.3.5 模和同余的概念 12
1.3.6 真值、原码、反码、补码之间的关系 13
1.4 编码 15
1.4.1 自然二进制代码 15
1.4.2 十进制数字符号的常用代码 16
1.4.3 可靠性代码 18
1.4.4 字符代码 21
本章小结 22
思考题 22
习题 23
第2章 逻辑代数基础 25
2.1 逻辑代数中的基本概念 25
2.2 逻辑代数的基本运算 29
2.2.1 与运算 29
2.2.2 或运算 30
2.2.3 非运算 31
2.3 逻辑代数的基本公理、定理及规则 32
2.3.1 逻辑代数的基本公理 32
2.3.2 逻辑代数的基本定理 33
2.3.3 逻辑代数的三个基本规则 34
2.4 逻辑函数的性质 37
2.4.1 复合逻辑 37
2.4.2 逻辑函数的基本表达式 42
2.4.3 逻辑函数的标准表达式 42
2.5 逻辑函数的化简 48
2.5.1 逻辑函数的代数化简法 49
2.5.2 逻辑函数的卡诺图化简法 51
2.5.3 具有无关项的逻辑函数及其化简 62
2.5.4 具有多个输出的逻辑函数的化简 64
2.5.5 输入无反变量的逻辑函数的化简 66
2.5.6 几种典型逻辑函数的卡诺图表示 68
本章小结 70
思考题 71
习题 71
第3章 硬件描述语言基础 75
3.1 概述 75
3.2 Verilog HDL模块的概念和结构 76
3.3 Verilog HDL基础知识 81
3.3.1 数字常量 81
3.3.2 标志符 82
3.3.3 关键字 82
3.4 Verilog HDL的数据类型 83
3.4.1 连线型数据 83
3.4.2 寄存器型数据 84
3.5 Verilog HDL的运算符 85
3.5.1 算术运算符 85
3.5.2 逻辑运算符 86
3.5.3 位运算符 86
3.5.4 关系运算符 87
3.5.5 等式运算符 87
3.5.6 归约运算符 88
3.5.7 移位运算符 88
3.5.8 条件运算符 88
3.5.9 拼接运算符 89
3.5.10 运算符的优先级 89
3.6 Verilog HDL模块的门级描述方式 90
3.6.1 结构描述的概念 90
3.6.2 Verilog HDL内置门级元件 90
3.6.3 Verilog HDL内置基本门元件的调用 91
3.6.4 Verilog HDL门级描述模型 92
3.7 Verilog HDL模块的数据流描述方式 94
3.7.1 数据流描述的概念 94
3.7.2 Verilog HDL的数据流描述模型 94
3.7.3 Verilog HDL的数据流描述设计举例 95
3.8 Verilog HDL模块的行为描述方式 96
3.8.1 行为描述的概念 96
3.8.2 Verilog HDL的行为描述模型 96
3.8.3 Verilog HDL行为语句——过程赋值语句 99
3.8.4 Verilog HDL行为语句——if…else条件语句 102
3.8.5 Verilog HDL行为语句——case分支控制语句 103
3.8.6 Verilog HDL行为语句——for循环语句 105
本章小结 106
思考题 107
习题 107
第4章 组合电路的逻辑分析与设计 109
4.1 概述 109
4.1.1 逻辑门符号标准 110
4.1.2 逻辑门的等效符号 111
4.1.3 信号名及有效电平 112
4.1.4 引端的有效电平 112
4.1.5 引端有效电平的变换（混合逻辑变换） 113
4.2 组合电路的逻辑分析 116
4.3 组合电路的设计 120
4.4 编码器 127
4.4.1 普通编码器 127
4.4.2 优先权编码器 129
4.5 译码器 132
4.5.1 二进制译码器 132
4.5.2 BCD译码器 137
4.5.3 BCD-七段数字显示译码器 138
4.6 数据分配器 141
4.7 数据选择器 144
4.8 三态缓冲器 152
4.9 数值比较电路 155
4.10 加法器 157
4.10.1 串行进位加法器 157
4.10.2 超前进位加法器 158
4.11 奇偶校验电路 163
4.12 组合电路中的竞争与险象 166
4.12.1 竞争与险象 166
4.12.2 险象的分类 167
4.12.3 逻辑险象的判断 169
4.12.4 逻辑险象的消除 170
本章小结 171
思考题 172
习题 173
第5章 锁存器与触发器 178
5.1 概述 178
5.2 基本RS锁存器 179
5.3 带使能端的RS锁存器 180
5.4 D锁存器 182
5.5 JK锁存器 183
5.6 主从JK触发器 185
5.7 负边沿JK触发器 186
5.8 正边沿D触发器 188
5.9 T触发器和T′触发器 189
5.10 不同类型触发器之间的转换 190
5.11 触发器的Verilog HDL模型 191
本章小结 193
思考题 193
习题 194
第6章 同步时序电路的分析 196
6.1 概述 196
6.1.1 时序电路的基本结构 197
6.1.2 时序电路的分类 198
6.1.3 时序电路的描述方法 198
6.2 同步时序电路的分析方法与步骤 200
6.3 同步时序电路分析举例 201
6.4 同步时序电路中的“挂起”现象 209
本章小结 210
思考题 211
习题 211
第7章 典型同步时序电路的设计与应用 214
7.1 概述 214
7.2 计数器 214
7.2.1 二进制同步计数器的设计与描述 215
7.2.2 多种编码十进制计数器的Verilog HDL模型 221
7.2.3 基于MSI计数器74LS163的电路分析与应用 223
7.2.4 其他类型的MSI计数器简介 231
7.2.5 任意模数加1计数器的Verilog HDL模型 231
7.3 寄存器 233
7.4 移位寄存器 235
7.4.1 串行输入—串行输出结构的移位寄存器 235
7.4.2 串行输入—并行输出结构的移位寄存器 236
7.4.3 并行输入—串行输出结构的移位寄存器 237
7.4.4 多功能移位寄存器74LS194 238
7.5 移位寄存器型计数器 241
7.5.1 环形计数器 241
7.5.2 扭环形计数器 244
7.5.3 最大长度移位型计数器 247
7.6 节拍分配器 247
7.6.1 移位型节拍（脉冲）分配器 248
7.6.2 计数型节拍（脉冲）分配器 248
7.7 序列信号发生器 251
本章小结 251
思考题 252
习题 253
第8章 一般同步时序电路的设计 256
8.1 原始状态图（表）的建立 256
8.2 状态化简 260
8.3 状态分配 265
8.4 一般同步时序电路设计举例 267
本章小结 273
思考题 273
习题 274
参考文献 277