第1章 EDA技术概述 1
1.1 EDA技术及发展 1
1.2 EDA设计流程 2
1.2.1 设计准备 3
1.2.2 设计输入 3
1.2.3 设计处理 3
1.2.4 设计校验 4
1.2.5 器件编程 4
1.2.6 器件测试和设计验证 5
1.3 硬件描述语言 5
1.3.1 VHDL 5
1.3.2 Verilog HDL 6
1.3.3 AHDL 6
1.4 可编程逻辑器件 7
1.5 常用EDA工具 7
1.5.1 设计输入编辑器 7
1.5.2 仿真器 8
1.5.3 HDL综合器 8
1.5.4 适配器（布局布线器） 9
1.5.5 下载器（编程器） 9
本章小结 9
思考题和习题1 9
第2章 EDA工具软件的使用方法 10
2.1 QuartusⅡ软件的主界面 10
2.2 QuartusⅡ的图形编辑输入法 11
2.2.1 编辑输入图形设计文件 12
2.2.2 编译设计文件 16
2.2.3 仿真设计文件 17
2.2.4 编程下载设计文件 25
2.3 QuartusⅡ宏功能模块的使用方法 28
2.3.1 设计原理 28
2.3.2 编辑输入顶层设计文件 29
2.3.3 仿真顶层设计文件 35
2.3.4 图形文件的转换 36
2.4 嵌入式逻辑分析仪的使用方法 38
2.4.1 打开SignalTapⅡ编辑窗口 38
2.4.2 调入节点信号 39
2.4.3 参数设置 40
2.4.4 文件存盘 40
2.4.5 编译与下载 40
2.4.6 运行分析 40
2.5 嵌入式锁相环的设计方法 41
2.5.1 嵌入式锁相环的设计 41
2.5.2 嵌入式锁相环的仿真 44
2.5.3 使用嵌入式逻辑分析仪观察嵌入式锁相环的设计结果 44
2.6 设计优化 45
2.6.1 面积与速度的优化 45
2.6.2 时序约束与选项设置 46
2.6.3 Fitter设置 46
2.7 QuartusⅡ的RTL阅读器 46
本章小结 47
思考题和习题2 48
第3章 VHDL 49
3.1 VHDL设计实体的基本结构 49
3.1.1 库、程序包 50
3.1.2 实体 50
3.1.3 结构体 51
3.1.4 配置 51
3.1.5 基本逻辑器件的VHDL描述 52
3.2 VHDL语言要素 55
3.2.1 VHDL文字规则 55
3.2.2 VHDL数据对象 57
3.2.3 VHDL数据类型 58
3.2.4 VHDL的预定义数据类型 58
3.2.5 IEEE预定义的标准逻辑位和矢量 60
3.2.6 用户自定义数据类型方式 60
3.2.7 VHDL操作符 60
3.2.8 VHDL的属性 63
3.3 VHDL的顺序语句 64
3.3.1 赋值语句 65
3.3.2 流程控制语句 65
3.3.3 WAIT语句 71
3.3.4 ASSERT（断言）语句 72
3.3.5 NULL（空操作）语句 72
3.4 并行语句 72
3.4.1 PROCESS（进程）语句 73
3.4.2 块语句 74
3.4.3 并行信号赋值语句 75
3.4.4 子程序和并行过程调用语句 77
3.4.5 元件例化（COMPONENT）语句 79
3.4.6 生成语句 81
3.5 VHDL的库和程序包 83
3.5.1 VHDL库 83
3.5.2 VHDL程序包 84
3.6 VHDL设计流程 85
3.6.1 编辑VHDL源程序 85
3.6.2 设计8位计数显示译码电路顶层文件 87
3.6.3 编译顶层设计文件 88
3.6.4 仿真顶层设计文件 88
3.6.5 下载顶层设计文件 89
3.7 VHDL仿真 89
3.7.1 VHDL仿真支持语句 89
3.7.2 VHDL测试平台软件的设计 91
本章小结 95
思考题和习题3 95
第4章 Verilog HDL 98
4.1 Verilog HDL设计模块的基本结构 98
4.1.1 模块端口定义 98
4.1.2 模块内容 99
4.2 Verilog HDL的词法 101
4.2.1 空白符和注释 101
4.2.2 常数 101
4.2.3 字符串 102
4.2.4 关键词 102
4.2.5 标识符 102
4.2.6 操作符 103
4.2.7 Verilog HDL数据对象 106
4.3 Verilog HDL的语句 108
4.3.1 赋值语句 108
4.3.2 条件语句 110
4.3.3 循环语句 112
4.3.4 结构声明语句 114
4.3.5 语句的顺序执行与并行执行 117
4.4 不同抽象级别的Verilog HDL模型 119
4.4.1 Verilog HDL的门级描述 119
4.4.2 Verilog HDL的行为级描述 120
4.4.3 用结构描述实现电路系统设计 121
4.5 Verilog HDL设计流程 123
4.5.1 编辑Verilog HDL源程序 124
4.5.2 设计BCD加法器电路顶层文件 125
4.5.3 编译顶层设计文件 126
4.5.4 仿真顶层设计文件 126
4.5.5 下载顶层设计文件 126
4.6 Verilog HDL仿真 126
4.6.1 Verilog HDL仿真支持语句 126
4.6.2 Verilog HDL测试平台软件的设计 130
本章小结 132
思考题和习题4 133
第5章 常用EDA工具软件 135
5.1 ModelSim 135
5.1.1 ModelSim的图形用户交互方式 135
5.1.2 ModelSim的交互命令方式 139
5.1.3 ModelSim的批处理工作方式 141
5.1.4 ModelSim与QuartusⅡ的接口 142
5.1.5 在QuartusⅡ13.0中使用ModelSim仿真 143
5.2 基于MATLAB/DSP Builder的DSP模块设计 149
5.2.1 设计原理 149
5.2.2 建立MATLAB设计模型 150
5.2.3 MATLAB模型仿真 155
5.2.4 Signal Compiler使用方法 156
5.2.5 使用ModelSim仿真 158
5.2.6 DSP Builder的层次设计 160
5.3 Qsys系统集成软件 160
5.3.1 Qsys的硬件开发 161
5.3.2 Qsys系统的编译与下载 164
5.4 NiosⅡ嵌入式系统开发软件 167
5.4.1 NiosⅡ的硬件开发 167
5.4.2 生成NiosⅡ硬件系统 168
5.4.3 NiosⅡ系统的调试 193
5.4.4 NiosⅡ的常用组件与编程 197
5.4.5 基于NiosⅡ的Qsys系统应用 205
本章小结 217
思考题和习题5 217
第6章 可编程逻辑器件 219
6.1 PLD的基本原理 219
6.1.1 PLD的分类 219
6.1.2 阵列型PLD 222
6.1.3 现场可编程门阵列FPGA 225
6.1.4 基于查找表（LUT）的结构 227
6.2 PLD的设计技术 229
6.2.1 PLD的设计方法 229
6.2.2 在系统可编程技术 230
6.2.3 边界扫描技术 233
6.3 PLD的编程与配置 233
6.3.1 CPLD的ISP方式编程 234
6.3.2 使用PC的并口配置FPGA 234
6.4 Altera公司的PLD系列产品简介 236
6.4.1 Altera高端Stratix FPGA系列 236
6.4.2 Altera中端FPGA的Arria系列 237
6.4.3 Altera低成本FPGA的Cyclone系列 238
6.4.4 Altera SoC FPGA系列 239
6.4.5 Altera低成本MAX系列 239
6.4.6 Altera硬件拷贝HardCopyASIC系列 240
本章小结 240
思考题和习题6 241
第7章 EDA技术的应用 242
7.1 组合逻辑电路设计应用 242
7.1.1 运算电路设计 242
7.1.2 编码器设计 243
7.1.3 译码器设计 245
7.1.4 数据选择器设计 247
7.1.5 数据比较器设计 248
7.1.6 ROM的设计 250
7.2 时序逻辑电路设计应用 252
7.2.1 触发器设计 252
7.2.2 锁存器设计 254
7.2.3 移位寄存器设计 255
7.2.4 计数器设计 257
7.2.5 随机读写存储器RAM的设计 259
7.3 基于EDA的数字系统设计 261
7.3.1 计时器的设计 261
7.3.2 万年历的设计 265
7.3.3 8位十进制频率计设计 269
本章小结 275
思考题和习题7 276
附录A Altera DE2开发板使用方法 278
A.1 Altera DE2开发板的结构 278
A.2 DE2开发板的实验模式与目标芯片的引脚连接 278
A.3 DE2开发板实验的操作 283
A.3.1 编辑 283
A.3.2 编译 286
A.3.3 仿真 286
A.3.4 引脚锁定 286
A.3.5 编程下载 287
A.3.6 硬件验证 288
A.4 DE2开发板的控制嵌板 288
A.4.1 打开控制嵌板 288
A.4.2 设备检测 288
附录B QuartusⅡ的宏函数和强函数 290
B.1 宏函数 290
B.2 强函数 296
参考文献 298