第1章 绪论 1
1.1 系统芯片(SOC)是微电子技术发展的必然 1
1.2 电子设计自动化技术和硬件描述语言 3
1.2.1 电子设计自动化技术(EDA)的发展 3
1.2.2 Top-Down 设计方法 4
1.2.3 硬件描述语言 6
第2章 集成电路工艺及版图基础 7
2.1 引言 7
2.2 集成电路的主要生产工艺 7
2.2.4 氧化工艺 8
2.2.3 光刻工艺 8
2.2.2 制版 8
2.2.1 晶片准备 8
2.2.5 淀积 9
2.2.6 腐蚀 9
2.2.7 扩散 9
2.2.8 导体和电阻 9
2.3 CMOS 电路的版图和加工工艺 10
2.3.1 MOS 晶体管版图 10
2.3.2 CMOS 反相器的结构及其版图 11
2.4 设计规则与工艺参数 15
2.4.1 设计规则的内容与作用 15
2.4.2 几何规则 15
2.4.3 电学规则 15
习题2 24
3.1 数字电路的特征 26
3.1.1 标准逻辑电平 26
3.1.2 逻辑扇出特性 26
第3章 MOS 数字电路 26
3.1.3 容性负载及其影响 27
3.1.4 CMOS 电路的噪声容限 27
3.2 CMOS 逻辑门 29
3.2.1 CMOS 或非门 29
3.2.2 CMOS 与非门 31
3.3 CMOS 传输门 32
3.3.1 NMOS 传输晶体管 32
3.2.3 多输入 CMOS 逻辑门 32
3.3.2 CMOS 传输门 33
习题3 33
第4章 硬件描述语言 VHDL 35
4.1 引言 35
4.2 VHDL 的基础知识 36
4.2.1 VHDL 程序的结构 36
4.2.2 VHDL 常用资源库中的程序包 43
4.2.3 VHDL 的词法单元 47
4.2.4 数据对象和类型 48
4.2.5 表达式与运算符 55
4.3 VHDL 结构体的描述方式 55
4.3.1 结构体的行为描述(Behavioral Descriptions) 56
4.3.2 结构体的 RTL 描述 58
4.3.3 结构体的结构化描述 60
4.4 结构体的子结构形式 63
4.4.1 进程 63
4.4.2 复杂结构体的多进程组织方法 65
4.4.3 块(BLOCK) 67
4.4.4 子程序 69
4.5 顺序语句和并发语句 70
4.5.1 顺序语句 71
4.5.2 并发语句 80
4.6 VHDL 中的信号和信号处理 86
4.6.1 信号的驱动源 86
4.6.2 信号的延迟 87
4.6.3 仿真周期和信号的δ延迟 89
4.6.4 信号的属性函数 90
4.6.5 带属性函数的信号 93
4.7 VHDL 的其他语句 97
4.7.1 ATTRIBUTE(属性)描述与定义语句 97
4.7.2 断言(ASSERT)语句 103
4.7.3 TEXTIO 104
4.8 多值逻辑 105
4.8.1 三态数值模型 105
4.8.2 多值逻辑 106
4.9 元件例化 108
4.9.1 设计通用元件 108
4.9.2 构造程序包 110
4.9.3 元件的调用。 111
4.10 配置 112
4.10.1 默认配置 113
4.10.2 元件配置 114
4.10.3 块的配置 117
4.10.4 结构体的配置 118
习题4 119
第5章 基本数字逻辑单元的设计 121
5.1 组合逻辑电路设计 121
5.1.1 门电路 121
5.1.2 三态缓冲器和总线缓冲器。 123
5.1.3 编码器，译码器和选择器。 125
5.1.4 运算器的设计 127
5.1.5 算术逻辑运算单元 131
5.2 时序逻辑电路设计 132
5.2.1 触发器 132
5.2.2 锁存器 135
5.2.3 寄存器 136
5.2.4 计数器 137
5.3 存储器 139
5.3.1 概述 139
5.3.2 只读存储器 ROM 140
5.3.3 随机存储器 RAM 141
5.3.4 FIFO(先进先出堆栈) 141
5.4 有限状态机 144
习题5 148
第6章 系统集成芯片(SOC)的层次结构设计 150
6.1 系统集成芯片(SOC)的结构 150
6.1.1 引言 150
6.1.2 系统集成芯片的硬件结构 150
6.1.3 嵌入式软件 152
6.2 数字结构的层次结构设计 153
6.2.1 芯片的划分 153
6.2.2 系统间互连的表示 159
6.3 系统的仿真和测试 166
6.3.1 概述 166
6.3.2 仿真程序的设计方法 167
6.3.3 TEXTIO 建立测试程序 170
6.4 SOC 中的嵌埋式精简指令集处理器 RISC 172
6.4.1 概述 172
6.4.2 RISC 的定义与特点 172
6.4.3 RISC 的指令特点 175
6.4.4 RISC 的并行处理技术 177
6.4.5 RISC/DSP 结构 180
6.4.6 RISC 核的设计 183
6.5 SOC 的软硬件协同设计 184
6.5.1 软硬件协同设计的概念 184
6.5.2 性能分析 186
6.6 性能评估 186
6.6.2 代价估计 187
6.6.1 时间性能估计 187
6.7 嵌入式实时操作系统 RTOS 188
6.7.1 实时操作系统 188
6.7.2 嵌入式实时操作系统 189
6.7.3 实时多任务调度 190
6.7.4 信号与信号量(semaphore) 191
习题6 192
第7章 可编程逻辑器件 193
7.1 概述 193
7.1.1 可编程逻辑器件的发展 193
7.1.2 用户再构造电路和可编程 ASIC 电路 193
7.1.3 可编程逻辑器件的分类 194
7.2.2 反熔丝开关 196
7.2 可编程逻辑器件的编程元件 196
7.2.1 熔丝型开关 196
7.2.3 浮栅编程技术 197
7.3 PAL 与 GAL 器件的电路结构 200
7.3.1 PLD 的电路表示方法 200
7.3.2 PLD 的基本电路结构 203
7.3.3 PAL 器件的电路结构 206
7.3.4 通用阵列逻辑 GAL(Generic Array Logic) 210
7.4 ispLSI 系列 CPLD 219
7.4.1 概述 219
7.4.2 ispLSI 1000系列 CPLD 的结构特点 220
7.4.3 ispLSICPLD 的测试和编程特性 231
7.4.4 ispLSI2000系列的结构 233
7.4.5 ispLSI3000系列 CPLD 235
7.4.6 ispLSI5000V 系列 CPLD 240
7.4.7 ispLSI8000系列 CPLD 的结构和工作原理 243
7.5 现场可编程门阵列 250
7.5.1 概述 250
7.5.2 XC4000系列 FPGA 的结构和工作原理 252
7.5.3 Spartan 系列 FPGA 278
7.6 Virtex-Ⅱ系列 FPGA 的结构和性能 279
7.6.1 概述 279
7.6.2 Virtex-?FPGA 的总体结构 281
7.6.3 Virtex-?FPGA 的可构造逻辑模块 281
7.6.4 18.Kbit 可选择 RAM 模块 288
7.6.6 全局时钟多路缓冲器 289
7.6.5 嵌入式乘法器 289
7.6.7 数字时钟管理器 DCM 290
7.6.8 输入输出模块 292
7.6.9 有源互联技术 295
7.7 基于 HDPLD 的系统设计实现 296
7.7.1 设计实现概述 296
7.7.2 器件的选择 296
7.7.3 HDPLD 的设计流程 298
习题7 298
第8章 专用集成电路设计 300
8.1 引言 300
8.2.1 门阵列设计 301
8.2 门阵列和门海阵列设计 301
8.2.2 门海阵列 302
8.2.3 门阵列和门海阵列的设计流程 304
8.3 标准单元设计 304
8.4 设计检验 306
8.4.1 设计规则检查(DRC) 307
8.4.2 电学规则检查(ERC) 307
8.4.3 版图与电路图一致性检查(LVS) 309
8.5 后仿真 309
习题8 310
第9章 可测试结构设计 311
9.1 大规模集成电路可测试设计的意义 311
9.2.1 故障模型 312
9.2 可测试性基础 312
9.2.2 可测性分析 314
9.2.3 测试向量生成 319
9.2.4 故障模拟 326
9.3 可测性结构设计 328
9.3.1 专门测试设计 329
9.3.2 扫描测试技术 331
9.3.3 内建自测试技术 333
9.3.4 系统级测试技术-边界扫描测试技术 334
习题9 338
附录1 VHDL 标准包集合文件 339
参考文献 365