第一章 HD 64180综述 3
1.1 框图 3
1.1.1 框图 4
1.2 CPU结构 5
1.3 I/O资源 6
第二章 HD 64180的硬件配置 7
2.1 信号说明 7
2.2 CPU总线时序 13
2.2.1 取操作码时序 13
2.2.3 存贮器读/写时序(无等待状态) 14
2.2.2 取操作码时序(有等待状态) 14
2.2.4 存贮器读/写时序(有等待状态) 15
2.2.5 I/O读写时序 15
2.2.6 LD(IX+d),g指令时序 16
2.2.8 总线交换时序(1) 17
2.2.7 RESET(复位)时序 17
2.2.9 总线交换时序(2) 18
2.3.1 WIAT？(等待)时序 19
2.3 等待状态发生器 19
2.4 暂停、休眠和低功耗操作方式 21
2.4.1 HALT(暂停)时序 22
2.4.2 SLEEP(休眠)时序 23
2.5 内部I/O寄存器 24
2.5.1 芯片内I/O地址再定位 24
2.6 存贮器管理单元(MMU) 27
2.6.2 逻辑存贮器一物理存贮器映象实例 27
2.6.1 逻辑地址划分实例 27
2.6.4 I/O地址转换 28
2.6.3 MMU框图 28
2.6.6 逻辑地址空间结构(实例) 29
2.6.5 逻辑存贮器结构 29
2.6.7 物理地址的生成 30
2.6.8 实例1 31
2.6.9 实例2 32
2.6.10 实例3 32
2.6.11 实例4 33
2.6.12 实例5 34
2.7.1 中断源 35
2.7 中断 35
2.7.2(a) TRAP(陷阱)时序-第二个操作码为无定义 38
2.7.2(b) RTAP(陷阱)时序-第三个操作码为无定义 39
2.7.4 NMI时序 40
2.7.3 NMI操作顺序 40
2.7.5 INT0方式0时序(RST指令在数据总线上) 41
2.7.7 INT0方式1时序 42
2.7.6 INT0方式1中断操作顺序 42
2.7.9 INT0方式2时序 43
2.7.8 INT0方式2矢量的获得 43
2.7.10 INT1、INT2和内部中断矢量的获得 44
2.7.11 INT1、INT2和内部中断时序 45
2.8.1 刷新时序 48
2.8 动态RAM刷新控制 48
2.9 DMA控制器(DMAC) 51
2.9.1 DMAC框图 53
2.9.2 周期窍取方式的DMA时序 58
2.9.4 CPU操作和DMA操作(编程选定DREQ0信号为跳变有效 59
2.9.3 CPU操作和DMA操作(选定DREQ0信号为电平有效) 59
2.9.5 TEND0输出时序 60
2.9.6 DMAC中断请求电路图 63
2.9.7 NMI和DMA操作 64
2.10 异步串行能讯接口(ASCI) 65
2.10.1 ASCI框图 65
2.10.2(b) RTS0时序 74
2.10.2(a) DCD0时序 74
2.10.3 ASCI中断请求电路图 75
2.10.4 ASCI时钟框图 75
2.11 同步串行I/O口(CSI/O) 76
2.11.1 CSI/O框图 76
2.11.2 CSI/O中断请求电路图 78
2.11.5 接收时序-内部时钟 80
2.11.3 发送时序-内部时钟 80
2.11.4 发送时序-外部时钟 80
2.11.6 接收时序-外部时钟 81
2.12.1 PRT框图 82
2.12 可编程定时器(PRT) 82
2.12.2 PRT操作时序 84
2.12.3 PRT输出时序 85
2.12.4 PRT中断请求电路图 85
2.13 6800型总线接口 87
2.13.1 E时钟时序(在读/写周期和中断响应周期期间) 87
2.13.2 E时钟时序(在总线释放方式、SLEEP方式和SYSTEM STOP方式中) 88
2.14.1 外部时钟接口 89
2.14.2 晶振接口 89
2.14.3 关于振荡电路的电路板设计注意事项 89
2.14 芯片内时钟发生器 89
2.14.4 电路板设计实例 90
2.15 杂项 91
2.16.1 在TOUT上的尖峰噪声 92
2.16.2 电阻和电容的连接 92
2.16.3 限流电阻的连接 92
2.16 操作注意事项 92
2.16.4 LIP的保持时间 93
2.16.5 电路实例 93
2.16.6 LIR与LIR′的时序 93
2.16.7 tAD和tAS的时序 94
2.16.8 DRAM的tAS时序 95
2.16.9 准SRAM的tAS时序 95
2.16.10 检查流程图 96
2.16.11 刚RESET后的tAS措施 97
2.16.12 用延长ME而确保合适的tAS措施 97
2.16.13 从总线释放方式重新占用总线时的tAD措施 97
2.16.14 错误操作 98
2.16.15(a) 第一种正确操作 98
2.16.15(b) 第二种正确操作 98
2.16.15(c) 第三种正确操作 99
2.16.16 时序 99
2.16.17 解决问题的电路实例和时序 99
2.16.18 第二个操作码为无定义操作码时的操作时序 101
2.16.19 第三个操作码为无定义操作码时的操作时序 102
2.17 HD64180R0和HD64180R1之间的差别 104
2.17.1 HD64180R1的FP-80封装引脚图 105
2.17.2 HD64180R1的CP-68封装引脚图 105
2.17.3 R1型的HALT输出 107
2.17.4 RO型的HALT输出 107
2.18 R型和Z型的差别 108
2.18.1 在LIPE=0，对LIRTE写入0的时序 109
2.18.2(a) 当IOC=1时，I/O读周期时序 109
2.18.2(b) 当IOC=1时，I/O写周期时序 110
2.18.2(c) 当IOC=0时，I/O读周期时序 110
2.18.2(d) 当IOC=0时，I/O写周期时序 110
2.18.3 Z型RETI指令的操作时序 111
3.1 指令系统 114
第三章 HD 64180的软件配置 114
3.2.1 CPU寄存器 127
3.2 CPU寄存器 127
3.3 寻址方式 130
第四章 HD 64180的电气特性 133
附录 143
A. 指令系统 143
B. 按字母顺序排列的指令摘要 189
C. 操作码图 199
D. 在每一个机器周期中总线和控制信号的状况 203
E-1. 每种操作方式的请求响应 222
E-2. 请求的优先权 223
E-3. 操作方式的过渡 224
F-1. 状态信号 226
F-2. RESET和低功耗操作方式时各引脚状态 227
G. 内部I/O寄存器 228