第1章 绪论 1
1.1 EDA技术的发展概况 1
1.2设计方法和设计流程 3
1.2.1设计方法 3
1.2.2设计流程 5
1.3主要的EDA开发软件及厂家 9
1.3.1主要的 EDA厂家 9
1.3.2主要的EDA开发软件 10
思考与练习 11
第2章 可编程逻辑器件 12
2.1可编程器件概述 12
2.1.1 ASIC及其分类 12
2.1.2 PLD器件的分类 15
2.2简单PLD的基本结构 16
2.3 CPLD的基本结构及典型器件简介 19
2.3.1 CPLD的基本结构 19
2.3.2典型CPLD器件——MAX7000系列 19
2.3.3典型CPLD器件——Max系列 22
2.3.4典型CPLD器件——XC9500系列 28
2.4 FPGA的基本结构及典型器件简介 31
2.4.1 FPGA的基本结构 31
2.4.2典型FPGA器件——Cyclone Ⅱ系列 32
2.4.3 Altera公司FPGA简介 37
2.4.4典型FPGA器件——Spartan-3系列 38
2.4.5 Xilinx公司FPGA简介 44
2.5器件配置与编程 46
2.5.1 JTAG边界扫描测试 46
2.5.2 FPGA的编程与配置 46
2.6 PLD发展趋势 52
思考与练习 53
第3章Quartus Ⅱ开发软件 54
3.1概述 54
3.1.1 Quartus Ⅱ 9.1的安装 54
3.1.2 Quartus Ⅱ 9.1的授权许可设置 54
3.2 Quartus Ⅱ9.1管理器 56
3.2.1工作界面 56
3.2.2菜单栏 58
3.3设计输入 62
3.3.1 Quartus Ⅱ软件设计流程 62
3.3.2创建工程 63
3.3.3图形编辑输入 67
3.3.4文本编辑输入 72
3.4设计处理 73
3.4.1编译设置 73
3.4.2编译 76
3.4.3仿真分析 77
3.4.4引脚锁定、设计下载和硬件测试 82
3.5时序分析 84
3.5.1 Classic Timing Analyzer时序约束 84
3.5.2 TimeQuest Timing Analyzer时序分析 87
3.6层次设计 92
3.6.1创建底层设计文件 93
3.6.2创建图元 93
3.6.3创建顶层设计文件 94
3.7基于宏功能模块的设计 96
思考与练习 100
第4章ModelSim仿真软件 102
4.1概述 102
4.2 ModelSim 6.5使用举例 104
4.2.1 ModelSim仿真基本步骤 104
4.2.2 ModelSim与Quartus Ⅱ联合进行功能仿真的基本步骤 112
4.2.3 ModelSim对Altera器件进行后仿真的基本步骤 114
思考与练习 118
第5章Verilog HDL基本语法 119
5.1 Verilog HDL概述 119
5.1.1 Verilog HDL的产生和发展 119
5.1.2 Verilog HDL的设计流程 121
5.1.3 Verilog HDL与VHDL的比较 122
5.2 Verilog HDL模块结构 123
5.3 Verilog HDL语言要素及数据类型 126
5.3.1 Verilog HDL语言要素 126
5.3.2常量 127
5.3.3变量和数据类型 130
5.3.4参数 138
5.3.5向量 138
5.3.6存储器 139
5.3.7运算符 140
5.4 Verilog HDL基本语句 151
5.4.1综合性设计语句 151
5.4.2时间控制语句 151
5.4.3过程语句 154
5.4.4块语句 158
5.4.5赋值语句 164
5.4.6条件语句 169
5.4.7循环语句 175
5.4.8任务与函数 179
5.4.9编译预处理语句 183
思考与练习 190
第6章 仿真与测试 191
6.1系统任务与系统函数 191
6.2用户自定义原语 198
6.3测试平台的建立 204
6.4仿真设计实例 206
思考与练习 210
第7章 描述方式与层次设计 211
7.1 Verilog HDL的描述方式 211
7.1.1结构描述方式 211
7.1.2行为描述方式 217
7.1.3数据流描述方式 217
7.1.4混合描述方式 218
7.2进程 218
7.3 Verilog HDL层次设计 219
思考与练习 220
第8章 组合逻辑电路设计 221
8.1编码器和译码器 221
8.1.1编码器 221
8.1.2译码器 224
8.2数据选择器 227
8.3加法器 229
8.3.1半加器 229
8.3.2全加器 230
8.3.3级联加法器 231
8.3.4超前进位加法器 232
8.4乘法器 233
8.4.1移位相加乘法器 233
8.4.2并行乘法器 234
8.5其他组合逻辑电路 235
8.5.1基本门电路 235
8.5.2三态门电路 236
思考与练习 237
第9章 时序逻辑电路设计 238
9.1触发器 238
9.1.1 RS触发器 238
9.1.2 JK触发器 241
9.1.3 D触发器 241
9.1.4 T触发器 244
9.2锁存器和寄存器 244
9.2.1锁存器 244
9.2.2寄存器 245
9.3移位寄存器 246
9.3.1左移移位寄存器 246
9.3.2右移移位寄存器 246
9.4分频器 247
9.4.1偶数分频器 247
9.4.2奇数分频器 248
9.5 计数器 249
9.5.1同步计数器 249
9.5.2异步计数器 250
9.5.3加减计数器 251
9.6其他时序逻辑电路 252
9.6.1同步器 252
9.6.2边沿检测电路 253
思考与练习 254
第10章 有限状态机的设计 255
10.1有限状态机概述 255
10.1.1状态机的分类 255
10.1.2有限状态机的状态转换图 256
10.1.3有限状态机的设计流程 256
10.2有限状态机的设计要点 258
10.3有限状态机设计实例 260
10.3.1摩尔型状态机 260
10.3.2米里型状态机 262
10.3.3有限状态机的描述方式 264
思考与练习 268
第11章 数字系统设计实例 269
11.1数字跑表的设计 269
11.2交通灯控制器的设计 272
11.3自动售货机的设计 275
11.4 ADC0809采样控制模块的设计 279
11.5可控脉冲发生器的设计 284
11.5.1顺序脉冲发生器 284
11.5.2并行脉冲控制模块 285
思考与练习 289
第12章 基于FPGA数字系统设计实例 290
12.1基于FPGA的多功能数字钟的设计 290
12.1.1系统设计要求 290
12.1.2系统设计方案 290
12.1.3各部分功能模块的设计 291
12.2基于FPGA的信号发生器的设计 313
12.2.1系统设计要求 313
12.2.2系统设计方案 313
12.2.3各部分功能模块的设计 313
12.3基于FPGA的密码锁的设计 323
12.3.1系统设计要求 323
12.3.2系统设计方案 323
12.3.3各部分功能模块的设计 323
12.4数字滤波器的FPGA设计 337
12.4.1 FIR滤波器的结构 337
12.4.2抽头系数的编码 338
12.4.3 FIR滤波器的设计 339
12.5直扩通信系统的FPGA设计 341
12.5.1二进制相位键控调制 342
12.5.2 CPSK信号的产生 343
12.5.3 DPSK信号的产生 344
12.5.4 CPSK调制器的设计 347
12.5.5 DPSK调制器的设计 348
12.5.6 CPSK解调器的设计 349
12.5.7 DPSK解调器的设计 351
思考与练习 353
附录A Verilog HDL（ IEEE 1364—1995）关键字 355
附录B Verilog HDL（IEEE 1364—2001）关键字 356
附录C Verilog-2001语法结构 357
附录D Verilog-2002语法结构 372
参考文献 382