第1章 ASIC的概念和设计流程 1
1.1 VLSI工艺进步带来的变化 1
1.2 图像处理领域对专用硬件电路的需求 6
1.2.1 图像低层处理算法 6
1.2.2 图像中层处理算法 7
1.2.3 图像高层处理算法 8
1.2.4 图像中低层处理算法的加速策略 9
1.3 ASIC设计流程简述 13
1.3.1 设计任务的定义 13
1.3.2 体系结构设计 14
1.3.3 RTI代码设计和验证 14
1.3.4 综合 15
1.3.5 形式验证和后仿真 16
1.3.6 布局布线 17
1.3.7 寄生参数提取 17
1.3.8 生成版图 17
1.3.9 物理设计 17
第2章 图像处理ASIC的基本架构和常用模块 19
2.1 影响ASIC实现效率的因素 19
2.1.1 高计算强度 19
2.1.2 计算并行性 20
2.1.3 存在强相关性的例子 21
2.1.4 数据空间分布的局部性和重用性 25
2.1.5 有限的中间结果 29
2.2 图像处理ASIC的常用结构 30
2.2.1 数据传输格式及输入数据接口 30
2.2.2 图像二维数据处理窗口生成 33
2.2.3 窗口位于图像边界的处理 35
2.3 数据路径并行策略 43
2.3.1 全并行实现 43
2.3.2 全串行实现 45
2.3.3 部分并行实现 45
第3章 时序问题和解决方法 47
3.1 硬件电路的基本组成和特点 47
3.1.1 组合逻辑电路 47
3.1.2 时序电路 49
3.1.3 存储器 50
3.2 时序相关概念 55
3.2.1 同步电路与异步电路 55
3.2.2 时序参数的定义 56
3.2.3 时钟偏差与时钟抖动 58
3.3 时序分析与时序违例 60
3.4 亚稳态与同步器 63
3.5 跨时钟域信号传输的方法 65
3.5.1 异步时钟域之间传输信号的一般问题 65
3.5.2 异步FIO中的跨时钟域信号处理 66
3.5.3 异步复位信号处理 70
第4章 大模板卷积ASIC设计方案 73
4.1 设计目标 73
4.2 卷积运算常用实现方案 73
4.2.1 FB结构 74
4.2.2 SWPB结构 75
4.2.3 MWPB结构 76
4.3 技术指标分析 77
4.4 大模板卷积ASIC总体框图 79
4.5 各模块设计 81
4.5.1 图像输入前端FIFO 81
4.5.2 图像输入后端FIFO 82
4.5.3 图像存储SPRAM控制 83
4.5.4 运算单元像素寄存器控制 86
4.5.5 图像SPRAM地址控制 86
4.5.6 模板存储模块 89
4.5.7 计算模块 90
第5章 图像旋转ASIC设计 93
5.1 设计目标 93
5.2 算法分析 94
5.2.1 三步平移旋转算法 94
5.2.2 图像插值算法 96
5.2.3 插值误差分析 99
5.2.4 算法仿真与验证 101
5.3 流水线图像旋转ASIC架构设计 102
5.3.1 硬件实现面临的问题 102
5.3.2 流水线实现方案 102
5.3.3 定点误差分析与字长优化 105
5.4 流水线图像旋转ASIC模块设计 109
5.4.1 中心控制器设计 110
5.4.2 输入/输出接口电路设计 112
5.4.3 流水线暂停电路设计 117
5.4.4 异常处理电路 120
第6章 连通域标记与轮廓跟踪 122
6.1 连通域标记算法分析 122
6.2 两次逐行逐列逐像素扫描算法 123
6.2.1 算法总流程 123
6.2.2 图像初步标记 124
6.2.3 等价表初始化与等价关系记录 126
6.2.4 整理等价表 127
6.2.5 图像标记代换 128
6.3 轮廓跟踪算法硬件加速方案 129
6.4 标记ASIC系统设计 131
6.4.1 芯片功能与整体结构 131
6.4.2 图像存储器数据组织与传输方式 132
6.4.3 特征值存储器设置 133
6.4.4 行像素及行标记缓存 134
6.5 标记ASIC顶层状态机 134
6.6 标记处理模块设计 137
6.6.1 初步标记模块 137
6.6.2 等价标记对记录模块 139
6.6.3 等价表整理模块 143
6.6.4 标记代换及特征值统计流水线模块 145
第7章 红外焦平面非均匀性校正SoC 146
7.1 设计目标 146
7.2 红外焦平面非均匀性校正算法 147
7.2.1 基于定标的校正算法 148
7.2.2 基于场景的红外焦平面无效像元检测 149
7.2.3 场景自适应校正算法 152
7.3 非均匀性校正SoC结构设计 159
7.3.1 功能划分 159
7.3.2 非均匀性校正SoC整体结构 160
7.4 内嵌的MIPS架构处理器 162
7.5 片上总线及互连结构 164
7.5.1 Wishbone总线介绍 164
7.5.2 校正SoC总线传输模式 167
7.5.3 总线互连结构 170
7.6 校正ASIC模块设计 171
7.6.1 校正ASIC模块整体结构 171
7.6.2 校正SoC整体状态机 174
7.6.3 Wishbone接口模块设计 176
7.6.4 校正ASIC模块设计 177
7.7 处理器软件设计 193
7.8 校正SoC的验证 196
7.8.1 SoC验证方法与技术概要 196
7.8.2 软件功能仿真 198
7.8.3 形式验证 202
7.8.4 FPGA原型验证 203
参考文献 207