第一章 Verilog HDL 1
1.1 Verilog HDL概述 1
1.2 Verilog HDL的基本知识 3
1.3 Verilog HDL的模块 3
1.4 Verilog HDL的运算符、数据类型及基本词法 5
1.5 Verilog HDL的描述方式 12
1.6 Verilog HDL的行为语句 14
第二章 QuartusⅡ9.0的基本使用方法 25
2.1 概述 25
2.2 设计流程 25
2.3 基本门电路设计 51
第三章 组合逻辑电路设计 60
3.1 编码器 60
3.2 加法器 63
3.3 数据选择器 68
3.4 数据分配器 70
3.5 译码器 72
3.6 数据比较器 79
第四章 触发器设计 84
4.1 电平触发的RS触发器 91
4.2 D触发器 93
4.3 JK触发器 95
第五章 时序逻辑电路设计 101
5.1 异步二进制加法计数器 105
5.2 同步二进制加法计数器（2，4，8，16分频器） 108
5.3 寄存器 110
5.4 锁存器 114
5.5 二十九进制计数器 117
5.6 一百进制计数器 119
5.7 序列信号发生器 122
第六章 综合逻辑电路设计 125
6.1 函数发生器 125
6.2 照明控制电路 129
6.3 正弦波发生器 131
6.4 简易数字电子钟 135
6.5 多波形发生器 138
附录 154
参考文献 161