第1章 CISC微处理器的设计原理 1
1.1 CISC微处理器的设计原则 1
目录 1
1.2 CISC微处理器的组成和功能 2
1.3 微程序控制器的基本原理 2
1.3.1 控制存储器 2
1.3.2 微指令寄存器 3
1.3.3 地址转移逻辑电路 3
1.4 时序产生器的设计原理 3
2.2 RISC微处理器的组成和功能 5
第2章 RISC微处理器的设计原理 5
2.1 RISC微处理器的设计原则 5
2.3 硬联线控制器的基本原理 6
2.4 时序产生器的设计原理 6
第3章 课程设计的要求、原理及方法 8
3.1 课程设计的题目和内容 8
3.1.1 课程设计的题目 8
3.1.2 课程设计完成的内容 9
3.2 课程设计的基本要求 9
3.3.3 设计机器指令格式和指令系统 10
3.3.2 设计控制器的逻辑结构框图 10
3.3 课程设计的具体步骤 10
3.3.1 完成系统的总体设计 10
3.3.4 设计时序产生器电路 13
3.3.5 设计微程序流程图或CPU操作流程图 13
3.3.6 设计操作控制器单元 15
3.3.7 设计单元电路 17
3.3.8 编写汇编语言源程序 17
3.3.9 机器语言源程序 17
3.3.10 其它操作 18
3.4 考核方式 18
4.1.1 ALU单元 20
第4章 CISC/RISC模型机系统的单元电路 20
4.1 运算器和状态条件寄存器单元 20
4.1.2 状态条件寄存器单元 22
4.1.3 暂存寄存器单元 23
4.2 通用寄存器单元 23
4.3 1:2分配器单元 24
4.4 3选1数据选择器单元 25
4.5 4选1数据选择器单元 27
4.6 程序计数器单元 28
4.7 地址寄存器单元 29
4.8.1 ROM芯片的设计 30
4.8 主存储器单元 30
4.8.2 RAM芯片的设计 32
4.8.3 ROM RAM芯片的设计 34
4.9 指令寄存器单元 37
4.10 时序产生器单元 37
4.10.1 CISC模型机的时序产生器 37
4.10.2 采用定长CPU周期RISC模型机的时序产生器 38
4.10.3 采用变长CPU周期RISC模型机的时序产生器 40
4.11 操作控制器单元 43
4.11.1 微程序控制器单元 43
4.11.2 硬联线控制器（采用定长CPU周期） 51
4.11.3 硬联线控制器（采用变长CPU周期） 54
4.12 顶层电路单元 58
4.12.1 CISC模型机的顶层电路单元 58
4.12.2 采用定长CPU周期的RISC模型机的项层电路单元 58
4.12.3 采用变长CPU周期的RISC模型机的顶层电路单元 58
4.13 输入／输出设备 65
4.14 功能仿真和时序仿真 66
4.14.1 CISC模型机上的仿真波形 67
4.14.2 采用定长CPU周期的RISC模型机上的仿真波形 72
4.14.3 采用变长CPU周期的RISC模型机上的仿真波形 73
5.1.1 系统概述 75
第5章 MAX+plus Ⅱ系统开发 75
5.1 MAX+plus Ⅱ系统运行环境及软件安装 75
5.1.2 软件安装 76
5.2 MAX+plus Ⅱ工作环境 81
5.2.1 MAX+plus Ⅱ管理器 81
5.2.2 层次显示器 87
5.2.3 图形编辑器 87
5.2.4 图元编辑器 88
5.2.5 文本编辑器 89
5.2.6 波形编辑器 89
5.2.7 编译器 90
5.2.8 仿真器 91
5.2.9 编程器 92
5.3 MAX+plus Ⅱ开发流程 93
5.3.1 设计输入 93
5.3.2 编译处理与仿真 98
5.3.3 器件编程 105
附录一 GW48 EDA实验开发系统的面板结构图 106
附录二 GW48 EDA系统结构图信号名与芯片引脚对照表 107
参考文献 110