第1章 物理工艺对体系结构的影响 1
1.1 引言 1
1.2 CMOS工艺下处理器体系结构的实现 3
1.3 高性能微处理器周期时间的选择 12
1.4 PA8000、21164和21264处理器的比较 13
1.5 互连电阻的趋势 14
1.6 功耗趋势 15
1.7 高级封装 19
1.8 小结 20
参考文献 21
第2章 CMOS器件尺寸缩小和亚0.25μm系统中的问题 22
2.1 MOSFET缩小理论 22
2.2 0.25μm以下工艺中CMOS的缩小问题 26
2.3 互连RC延迟 33
2.4 低温CMOS 35
参考文献 38
第3章 泄漏功耗降低技术 39
3.1 引言 39
3.2 晶体管泄漏电流组成成分 40
3.3 电路亚阈值泄漏电流 44
3.4 泄漏控制技术 47
参考文献 53
第4章 低电压技术 55
4.1 低电压低阈值电路设计 55
4.2 电源关断方案 58
4.3 衬底偏置控制的Vth 59
4.4 处理器设计举例 67
4.5 小结 70
参考文献 71
第5章 SOI工艺与电路 73
5.1 引言 73
5.2 PD SOI与FD SOI的器件设计考虑 73
5.3 器件结果 75
5.4 PD-SOI CMOS数字电路 79
5.5 低功耗SOI 87
5.6 小结 88
参考文献 89
第6章 器件和互连线的工艺参数变动模型 90
6.1 引言——变动来源 90
6.2 概述——统计描述 91
6.3 工艺参数变动综述 93
6.4 刻画和处理参数变动的方法 96
6.5 在互连影响分析问题上的应用 100
6.6 小结 105
参考文献 105
第7章 高速VLSI算术单元：加法器和乘法器 107
7.1 高速加法：算法和VLSI实现 107
7.2 乘法 120
7.3 小结 128
参考文献 128
第8章 钟控存储单元 131
8.1 时钟策略概述 131
8.2 时钟信号的非理想特性 132
8.3 基本锁存器对 134
8.4 基本触发器 135
8.5 鲁棒性设计准则1 137
8.6 时序逻辑的时序特性 139
8.7 锁存器对和触发器的比较 144
8.8 高性能钟控存储单元 145
8.9 鲁棒性设计准则2 151
8.10 钟控存储单元的性能指标 153
8.11 动态电路的锁存单元 154
8.12 建议和小结 156
参考文献 157
第9章 时钟分配 158
9.1 引言 158
9.2 目标 162
9.3 实现 165
9.4 时钟驱动器版图 170
9.5 变动 173
9.6 小结 176
参考文献 176
第10章 寄存器文件和缓冲存储器 179
10.1 基本结构 179
10.2 基本SRAM单元的设计和操作 184
10.3 地址路径的设计 192
10.4 读路径设计 194
10.5 写路径设计 198
10.6 冗余 199
10.7 可靠性问题 200
参考文献 201
第11章 分析片上互连效应 202
11.1 引言 202
11.2 简化的互连线分析 205
11.3 模型降阶 209
11.4 驱动器模型 216
11.5 小结 221
参考文献 221
第12章 互连驱动技术 223
12.1 工艺尺寸缩小趋势 223
12.2 与电容效应有关的问题和解决办法 230
12.3 与电感效应有关的问题和解决办法 234
12.4 与电阻效应有关的问题和解决办法 241
12.5 长距离布线的问题和解决办法 241
12.6 小结 245
参考文献 246
第13章 I/O和ESD电路设计 247
13.1 引言 247
13.2 供电的考虑因素 247
13.3 片外驱动电路的边沿速率控制 249
13.4 混合电压I/O 251
13.5 阻抗匹配 254
13.6 预补偿驱动器 254
13.7 输入接收器 255
13.8 ESD威胁 256
13.9 ESD模型 256
13.10 ESD保护网络的电路拓扑 258
13.11 ESD保护设计元件和方法 259
13.12 电源钳位 263
13.13 CDM的考虑因素 264
参考文献 265
第14章 高速芯片间的信号传输 267
14.1 传输线 268
14.2 信号链路的性能指标 272
14.3 发送器 275
14.4 接收器 281
14.5 时钟信号生成 284
14.6 未来趋势 289
14.7 小结 293
参考文献 294
第15章 计算机辅助设计工具概述 297
15.1 引言 297
15.2 微体系结构设计和电路可行性研究工具 298
15.3 RTL模型设计工具 299
15.4 RTL数据通路／存储器设计工具 301
15.5 控制逻辑设计工具 303
15.6 芯片装配和总体线网布线 304
15.7 芯片级版图、电路以及时序验证 304
15.8 测试模式生成 306
15.9 结论 307
参考文献 307
第16章 时序验证 308
16.1 引言 308
16.2 时序验证的目标和分析 308
16.3 高速设计和时序验证中的关键因素 312
16.4 非存储器定制模块的时序验证 317
16.5 存储器模块的时序验证 319
16.6 设计流程和全芯片时序验证 321
16.7 未来的挑战 324
参考文献 325
第17章 供电网络的设计与分析 326
17.1 引言 326
17.2 供电网络设计 327
17.3 供电网格分析 337
17.4 供电网格建模 340
17.5 小结 346
参考文献 346
第18章 高性能处理器测试 349
18.1 引言 349
18.2 测试的基本概念 349
18.3 可测试性设计 355
18.4 小结 369
参考文献 369