目录 1
第1章 深亚微米数字集成电路设计 1
1.1 绪论 1
1.2 集成电路产业的简要历史 2
1.3 数字逻辑门设计的回顾 5
1.3.1 基本的逻辑函数 5
1.3.2 逻辑电路的实现 8
1.3.3 噪声容限的定义 9
1.3.4 瞬态特性的定义 10
1.3.5 功耗估算 11
1.4 数字集成电路设计 12
1.4.1 MOS晶体管的结构和工作原理 12
1.4.2 CMOS与NMOS 14
1.4.3 深亚微米互连 15
1.5 数字电路的计算机辅助设计 19
1.5.1 电路模拟和分析 19
1.6 面临的挑战 20
1.7 小结 24
1.8 参考文献 24
1.9 习题 25
第2章 MOS晶体管 28
2.1 绪论 28
2.2 MOS晶体管的结构和原理 29
2.3 MOS晶体管的阈值电压 32
2.4 一次电流-电压特性 40
2.5 速度饱和公式的来源 44
2.5.1 高电场的影响 45
2.5.2 速度饱和器件的电流公式 47
2.6 α功率定律模型 51
2.7 亚阈值传导 53
2.8 MOS晶体管的电容 54
2.8.1 薄氧化物电容 55
2.8.2 pn结电容 56
2.8.3 覆盖电容 61
2.9 小结 62
2.10 参考文献 64
2.11 习题 64
第3章 制造、版图和模拟 68
3.1 绪论 68
3.2.1 IC制造工艺概述 69
3.2 IC制造工艺 69
3.2.2 IC光刻工艺 70
3.2.3 晶体管的制造 71
3.2.4 制造连线 74
32.5 连线电容和电阻 76
3.3 版图基础 78
3.4 电路模拟中MOS晶体管的模型构造 81
3.4.1 SPICE中的MOS模型 81
3.4.2 MOS晶体管的具体说明 82
3.5 SPICE MOS LEVEL 1器件模型 83
3.5.1 MOS LEVEL 1参数的提取 85
3.6 BSIM3模型 87
3.6.1 BSIM3中的加载过程 87
3.6.2 短沟道阈值电压 88
3.6.4 线性区和饱和区 90
3.6.3 迁移率模型 90
3.6.5 亚阈值电流 92
3.6.6 电容模型 93
3.6.7 源／漏电阻 94
3.7 MOS晶体管中的附加效应 94
3.7.1 产品中的参数变化 94
3.7.2 温度效应 95
3.7.3 电源变化 96
3.7.4 电压极限 97
3.7.5 CMOS闩锁 97
3.8 绝缘体上的硅工艺 99
3.9 SPICE模型小结 100
3.11 习题 104
3.10 参考文献 104
第4章 MOS反相器电路 108
4.1 绪论 108
4.2 电压传输特性 108
4.3 噪声容限的定义 111
4.3.1 单源噪声容限（SSNM） 111
4.3.2 多源噪声容限（MSNM） 113
4.4 电阻负载反相器的设计 115
4.5 NMOS晶体管作为负载器件 122
4.5.1 饱和增强型负载 122
4.5.2 线性增强型负载 126
4.6 互补MOS（CMOS）反相器 127
4.6.1 CMOS反相器的直流分析 127
4.6.2 CMOS反相器的版图设计 134
4.7 伪NMOS反相器 135
4.8 反相器的尺寸确定 137
4.9 三态反相器 140
4.10 小结 141
4.11 参考文献 141
4.12 习题 142
第5章 静态MOS门电路 148
5.1 绪论 148
5.2 CMOS门电路 149
5.2.1 基本的CMOS门的尺寸确定 150
5.2.2 扇入和扇出研究 153
5.2.3 CMOS门的电压传输特性 156
5.3 复杂的CMOS门 159
5.4 异或门和同或门 162
5.6 触发器和锁存器 163
5.5 多路选择器电路 163
5.6.1 基本的双稳态电路 164
5.6.2 SR锁存器 165
5.6.3 JK触发器 167
5.6.4 主从JK触发器 168
5.6.5 边沿触发的JK触发器 169
5.7 D触发器和D锁存器 170
5.8 CMOS门电路的功耗 173
5.8.1 动态（转换）功耗 173
5.8.2 静态（待机）功耗 178
5.8.3 完整的功耗公式 180
5.9 功耗和延迟的折中 180
5.10 小结 183
5.11 参考文献 184
5.12 习题 184
6.1 绪论 189
第6章 高速CMOS逻辑设计 189
6.2 转变时间分析 191
6.2.1 再次讨论门的尺寸——速度饱和效应 193
6.3 负载电容的详细计算 195
6.3.1 门扇出电容 196
6.3.2 自身电容计算 197
6.3.3 连线电容 203
6.4 斜波输入情况下改善延迟计算 203
6.5 针对最佳路径延迟确定门的尺寸 210
6.5.1 最佳延迟问题 210
6.5.2 反相器链延迟最优化——FO4延迟 211
6.5.3 包含与非门和或非门的路径优化 215
6.6.1 逻辑强度的导出 218
6.6 用逻辑强度优化路径 218
6.6.2 理解逻辑强度 222
6.6.3 分支强度和旁路负载 226
6.7 小结 228
6.8 参考文献 230
6.9 习题 230
第7章 传输门和动态逻辑设计 235
7.1 绪论 235
7.2 基本概念 236
7.2.1 传输管 236
7.2.2 电容馈通 238
7.2.3 电荷共享 240
7.2.4 电荷丢失的其他途径 241
7.3 CMOS传输门逻辑 242
7.3.1 使用CMOS传输门的多路器 243
7.3.2 CMOS传输门延迟 247
7.3.3 CMOS传输门的逻辑强度 252
7.4 动态D锁存器和D触发器 253
7.5 多米诺逻辑 255
7.5.1 多米诺门的逻辑强度 260
7.5.2 多米诺逻辑的局限性 260
7.5.3 双轨（差分）多米诺逻辑 263
7.5.4 自复位电路 265
7.6 小结 266
7.7 参考文献 266
7.8 习题 266
第8章 半导体存储器的设计 273
8.1 绪论 273
8.1.1 存储器结构 274
8.1.2 存储器类型 275
8.1.3 存储器时间参数 276
8.2 MOS译码器 277
8.3 静态RAM单元设计 280
8.3.1 静态存储器操作 280
8.3.2 读操作 282
8.3.3 写操作 285
8.3.4 SRAM单元版图 286
8.4 SRAM列I/O电路 287
8.4.1 列上拉电路 287
8.4.2 列选择 289
8.4.3 写电路 291
8.4.4 读电路 291
8.5 存储器体系结构 297
8.8 习题 299
8.6 小结 299
8.7 参考文献 299
第9章 存储器设计中的其他课题 303
9.1 绪论 303
9.2 内容寻址存储器 304
9.3 现场可编程门阵列 309
9.4 动态读／写存储器 314
9.4.1 三管动态单元 314
9.4.2 单管动态单元 315
9.4.3 动态RAM的外部特性 319
9.5 只读存储器 320
9.5.1 MOS ROM单元阵列 320
9.6 EPROM和E2PROM 323
9.7 Flash存储器 328
9.8 FRAM 330
9.9 小结 331
9.10 参考文献 331
9.11 习题 332
第10章 连线设计 335
10.1 绪论 335
10.2 连线的RC延迟 337
10.2.1 导线电阻 337
10.2.2 艾蒙延迟的计算 338
10.2.3 长导线的RC延迟 341
10.3 超长导线的缓冲器插入 344
10.4 连线的耦合电容 347
10.4.1 耦合电容的构成 348
10.4.2 耦合对延迟的影响 352
10.4.3 电容噪声或串扰 355
10.5 连线的电感 356
10.6 天线效应 359
10.7 小结 362
10.8 参考文献 363
10.9 习题 364
第11章 电源网格和时钟设计 367
11.1 绪论 367
11.2 电源分布设计 367
11.2.1 IR压降和Ldi/dt 368
11.2.2 电迁移 370
11.2.3 电源布线要考虑的问题 372
11.2.4 去耦电容设计 374
11.2.5 电源分布设计举例 375
11.3.1 时钟定义和量度 378
11.3 时钟和时序问题 378
11.3.2 时钟偏斜 380
11.3.3 噪声对时钟和触发器的影响 382
11.3.4 时钟的功耗 383
11.3.5 时钟发生器 384
11.3.6 高性能设计中的时钟分布 385
11.3.7 时钟分布网络举例 387
11.4 锁相环／锁延迟环 389
11.4.1 PLL设计考虑 390
11.4.2 时钟分布总结 395
11.5 参考文献 396
11.6 习题 397
附录A SPICE的简要介绍 400
附录B 双极型晶体管和电路 414