第1章 引言 1
第2章 集成电路中的辐射效应 8
2.1辐射环境概述 8
2.2集成电路中的辐射效应 12
2.2.1 SEU的分类 15
2.3基于SRAM的FPGA的特有影响 16
第3章 单粒子翻转（SEU）减缓技术 28
3.1基于设计的技术 30
3.1.1检测技术 31
3.1.2减缓技术 32
3.2 ASIC中SEU减缓技术实例 52
3.3 FPGA中SEU减缓技术实例 59
3.3.1基于反熔丝的FPGA 60
3.3.2基于SRAM的FPGA 63
第4章 结构层SEU减缓技术 70
第5章 高层SEU减缓技术 80
5.1针对FPGA的三模冗余技术 80
5.2刷新 85
第6章 三模冗余（TMR）的健壮性 87
6.1测试设计方法 91
6.2 FPGA位流中的故障注入 92
6.3设计布局中翻转的定位 95
6.3.1矩阵中位列的位置 95
6.3.2矩阵中位行的位置 96
6.3.3 CLB中位的位置 96
6.3.4位分类 97
6.4故障注入结果 101
6.5“金”片（“Golden” Chip）方法 105
第7章TMR微控制器的设计和测试 107
7.1面积和性能结果 110
7.2 TMR 8051微控制器辐射的地面测试结果 112
第8章 减少TMR开销：第一部分 118
8.1结合时间冗余的双备份比较 119
8.2 VHDL描述中的故障注入 127
8.3面积和性能 132
第9章 减少TMR开销：第二部分 137
9.1算术类电路的DWC—CED技术 139
9.1.1使用基于硬件冗余的CED技术 142
9.1.2使用基于时间冗余的CED技术 144
9.1.3选择最合适的CED模块 146
9.1.4故障覆盖率结果 148
9.1.5面积和性能结果 152
9.2非算术电路中的DWC—CED设计技术 162
第10章 总结与展望 166
缩写词中英文对照 170
参考文献 174