第一章 Verilog语言设计实践 1
1.1 小型过热探测器 2
1.2 可综合的Verilog要素 6
1.3 Verilog的层次 10
1.4 内建逻辑原语 12
1.5 锁存器和触发器 14
1.6 阻塞性赋值与非阻塞性赋值 20
1.7 Verilog语法 24
2.2 数字原语模拟模块的建立 37
第二章 数字设计的策略与技巧 37
2.1 设计步骤 37
2.3 使用LUT来实现逻辑功能 39
2.4 关于设计步骤 42
2.5 同步逻辑规则 51
2.6 时钟策略 57
2.7 逻辑化简 60
2.8 综合器做些什么 62
2.9 面积／延时优化 65
3.1 Verilog层次回顾 66
第三章 数字电路工具箱 66
3.2 三态信号和总线 67
3.3 双向总线 71
3.4 优先编码器 72
3.5 综合中面积／速度的优化 76
3.6 在运行速度和级联时间之间折中 80
3.7 FPGA逻辑单元的延时 81
3.8 状态机 84
3.9 加法器 94
3.10 减法器 103
3.11 乘法器 104
第四章 更多的数字电路：计数器、只读存储器及随机存储器 108
4.1 行波计数器 108
4.2 约翰逊计数器 109
4.3 线性反馈移位寄存器 111
4.4 循环冗余校验 121
4.5 只读存储器（ROM） 123
4.6 随机存储器（RAM） 125
4.7 先入先出存储器（FIFO）介绍 145
第五章 Verilog测试 146
5.1 编译指令 147
5.2 自动测试 160
第六章 实用设计：工具、技术及权衡策略 168
6.1 使用LeonardoSpectrum进行编译 169
6.2 完整的设计流程，8位相等比较器 182
6.3 使用层次设计法设计8位相等比较器 188
6.4 Xilinx环境下的优化选项 196
6.5 映射选项 196
6.6 布局／布线选项 198
6.7 逻辑级时序分析报表／版图设计后的时序分析报告 200
6.8 接口选项 202
6.9 VHDL/VERILOG仿真选项 203
6.10 其他的设计管理器工具 205
第七章 几种架构的比较 212
7.1 决定集成电路价格的因素 212
7.2 FPGA器件设计 213
7.3 在选择FPGA器件时需要考虑的问题 213
7.4 Xilinx公司FPGA器件的架构 215
7.5 Altera公司CPLD器件架构 220
第八章 元件库、可再用模块及IP 225
8.1 生产率提高的关键 225
8.2 库单元 227
8.3 结构化编程模式 231
8.4 原理图设计和Verilog语言设计的比较 233
8.5 使用LogiBLOX模块生成器 236
8.6 另一种模块生成器：CORE Generator工具 237
8.7 设计的再用，重新使用你自己的代码 241
8.8 购买IP设计 242
8.9 总结 244
第九章 面向ASIC转化的设计 245
9.1 半定制器件 246
9.2 ASIC转换的设计准则 247
9.3 同步设计规则 248
9.4 延迟线 251
9.5 测试用语 253
9.6 POC测试向量 255
参考文献 256
光盘使用说明 257
术语表 259
资料索引 266
后记 268
作者介绍 270