第一部分 信号完整性 2
第1章 高速电路与信号完整性 2
1.1 工艺进步是高速化的引擎 2
1.2 高速电路的技术支点 3
1.2.1 高速I/O信令标准 3
1.2.2 中心平台PCB 3
1.2.3 核心支点ASIC/FPGA 3
1.2.4 高速海量存储器 4
1.3 高速电路的SI、PI和EMI 5
1.4 SI、PI和EMI协同设计 7
1.5 PDN影响SI 8
1.6 EMI的源头设计策略 9
参考文献 10
第2章 高速互连设计基础 11
2.1 电阻 11
2.1.1 互连线的电阻 11
2.1.2 单位长度电阻 12
2.1.3 方块电阻 12
2.1.4 非均匀电流聚集下的电阻 13
2.1.5 高频时的互连电阻 13
2.2 电感 14
2.2.1 自感与互感 14
2.2.2 局部电感与回路电感 15
2.2.3 电感与地弹 16
2.2.4 方块电感 17
2.2.5 非均匀电流聚集下的电感 18
2.2.6 趋肤效应与挤近效应 19
2.3 电容 22
2.3.1 电容的静态／动态定义 22
2.3.2 有效介电常数 23
2.3.3 单位长度电容 25
2.3.4 平面电容与去耦时间 25
2.4 传输线基础 27
2.4.1 传输线方程 27
2.4.2 特性阻抗的近似计算 28
2.5 高速及高频的概念 30
2.5.1 上升边和边沿率 30
2.5.2 上升边的空间延伸 30
2.5.3 转折频率／信号带宽 31
2.5.4 快边沿率效应 32
2.5.5 寄生效应 32
2.5.6 高频效应 32
2.6 高速互连的表征 35
2.6.1 频域：S参数 35
2.6.2 时域：眼图 37
2.7 差分传输线 40
2.7.1 差分信号与差分对 40
2.7.2 奇模、偶模与差分阻抗 42
2.7.3 差分对的匹配 43
2.7.4 混模S参数 44
参考文献 46
第3章 反射、串扰与同时开关噪声 47
3.1 反射 47
3.1.1 反射原理 47
3.1.2 传输线匹配策略 48
3.1.3 典型不连续的反射分析 50
3.2 串扰 54
3.2.1 互容与互感 54
3.2.2 容性耦合与感性耦合 56
3.2.3 串扰的仿真及其对信号的影响 58
3.2.4 降低串扰的措施 59
3.3 同时开关噪声 60
3.3.1 同时开关噪声的成因 60
3.3.2 △I与SSN的建模仿真 63
3.4 小结 68
参考文献 68
第4章 非理想互连的分析与设计 69
4.1 一般互连与非理想互连 69
4.1.1 常见的互连线结构 69
4.1.2 非理想互连的协同分析 70
4.2 走线突变 70
4.3 过孔 71
4.3.1 过孔的返回路径 71
4.3.2 过孔的种类 72
4.3.3 过孔的传输特性与平面谐振 73
4.3.4 过孔耦合 74
4.3.5 过孔返回路径的分析与设计 75
4.3.6 微过孔工艺 78
4.4 参考平面不连续 80
4.4.1 参考平面不连续导致SI、PI和EMI问题 80
4.4.2 平面分割的权衡 81
4.5 连接器 82
4.5.1 连接器引入阻抗突变 82
4.5.2 为信号引脚分配紧邻的返回路径 82
4.5.3 连接器与PCB的连接 86
4.6 封装 86
4.6.1 封装工艺的进步趋势 86
4.6.2 改善性能的封装设计 88
4.7 小结 90
参考文献 90
第5章 非理想互连的建模与仿真 91
5.1 信号带宽与上升边 91
5.2 互连线的特性区域 92
5.2.1 集总区域 93
5.2.2 RC区域 94
5.2.3 LC区域 94
5.2.4 趋肤效应区域 94
5.2.5 介质损耗区域 95
5.2.6 波导色散区域 95
5.3 集总建模与宽带建模 95
5.3.1 互连建模概述 95
5.3.2 集总建模 96
5.3.3 宽带建模 97
5.4 基于TDR测量的走线突变建模 98
5.4.1 不连续的集总近似条件 98
5.4.2 阻抗曲线与电路拓扑 98
5.4.3 模型带宽与入射信号上升边 99
5.5 基于电流通路的过孔建模与仿真 100
5.5.1 过孔建模仿真概述 100
5.5.2 电源／地平面对的宏模型 101
5.5.3 单个完全切换过孔的建模仿真 102
5.5.4 多个完全切换过孔间耦合的建模仿真 105
5.5.5 部分切换过孔的建模仿真 108
5.5.6 包含短路孔或去耦电容器的过孔建模仿真 111
5.5.7 过孔建模仿真要点 113
5.6 小结 114
参考文献 114
第6章 高速总线设计 116
6.1 高速总线结构概述 116
6.1.1 并行总线向串行总线的过渡 116
6.1.2 背板总线拓扑结构 117
6.1.3 SerDes 119
6.1.4 RapidIO 119
6.1.5 PCI Express 121
6.2 菊花链拓扑设计 123
6.2.1 分支线的反射 123
6.2.2 菊花链布线的分析与仿真 123
6.2.3 中途容性负载的影响 126
6.3 蛇形布线 128
6.3.1 并行总线的时序 128
6.3.2 蛇形布线 129
6.4 1～10 GHz高速串行链路分析与设计 130
6.4.1 高速串行链路的主要问题 130
6.4.2 过孔阻抗的匹配补偿设计 131
6.4.3 高速连接器 133
6.4.4 差分对布线 135
6.4.5 寄生参数补偿 137
6.4.6 链路高频损耗评估 139
6.4.7 预加重／去加重与均衡 140
6.4.8 链路的系统级仿真 142
6.5 小结 144
参考文献 145
第二部分 电源完整性 148
第7章 PDN分析与设计基础 148
7.1 集成电路的功率传输 148
7.1.1 供电电压制约电路性能 148
7.1.2 功率传输中的问题 149
7.2 PDN的组成 150
7.2.1 VRM 151
7.2.2 去耦电容器 152
7.2.3 PCB和封装电源／地平面 152
7.2.4 芯片电源分配网络 153
7.3 电源／地平面噪声的产生与传播 154
7.3.1 电源／地平面谐振模式 154
7.3.2 PCB过孔切换 157
7.3.3 IC电流吸取 159
7.4 基于目标阻抗的PDN设计 160
7.5 平面PDN常用的建模技术 161
7.5.1 谐振腔法 161
7.5.2 分布式电路法 162
7.6 PDN集总分析技术 163
7.6.1 去耦电容器的频率特性 163
7.6.2 PDN集总分析 165
7.7 PDN设计专题讨论 168
7.7.1 PDN去耦设计的不同途径 168
7.7.2 去耦电容器的位置设计 169
7.7.3 材料及厚度对性能的影响 169
7.8 PDN中的DC-DC稳压器 171
7.8.1 DC-DC稳压器指标参数 171
7.8.2 线性稳压器 172
7.8.3 开关稳压器 173
7.8.4 DC-DC稳压器的选用 173
7.8.5 1.5V设计示例：Cyclone EPC12 FPGA 174
7.8.6 电源／地平面版图设计 176
参考文献 177
第8章 高速PDN频域分析与设计 179
8.1 引言 179
8.2 平面PDN的特性 179
8.2.1 PDN的叠加阻抗 179
8.2.2 PDN的全局和本地特性 180
8.3 多输入叠加阻抗 181
8.3.1 多输入叠加阻抗的定义 181
8.3.2 多输入叠加阻抗的计算 182
8.3.3 示例分析 183
8.4 多输入自阻抗 184
8.4.1 多输入自阻抗的定义 184
8.4.2 多输入自阻抗的计算 185
8.4.3 示例分析 185
8.4.4 去耦平面PDN的多输入自阻抗 187
8.5 多输入阻抗能准确表征PDN 188
8.6 基于多输入阻抗的PDN分析与设计 189
8.6.1 基于多输入阻抗的分析方法 189
8.6.2 示例讨论 190
8.7 时域仿真验证 192
8.7.1 SPICE和FDTD时域验证 192
8.7.2 实验测量验证 194
8.8 小结 195
参考文献 195
第9章 高速PDN时域分析与设计 197
9.1 引言 197
9.2 去耦电容器网络的时间有限响应 197
9.2.1 去耦网络的瞬态响应 197
9.2.2 去耦网络的目标去耦时间 199
9.3 PDN串联电感导致功率传输延迟 201
9.3.1 功率传输延迟的估算 201
9.3.2 功率传输延迟的验证 203
9.4 去耦电容器的时域表征及设计 204
9.4.1 △V时常数的定义 204
9.4.2 串联电感／电阻、电容及噪声容限对△V时常数的影响 205
9.4.3 去耦网络设计原理 206
9.4.4 去耦电容器数目计算 207
9.5 基于功率传输的高速PDN去耦网络设计 208
9.5.1 去耦网络集总假设成立 208
9.5.2 △V时常数的验证 208
9.5.3 复杂PDN的设计 209
9.5.4 最快去耦电容器的选择 211
9.5.5 去耦电容器摆放位置的分析 212
9.6 与目标阻抗法的比较 212
9.6.1 功率传输法所得的PDN输入阻抗 212
9.6.2 目标阻抗法、功率传输法与电源噪声的关系 214
9.6.3 功率传输法的优点 214
9.7 设计验证 215
9.7.1 FDTD全波验证 215
9.7.2 实验测量验证 217
9.8 小结 217
参考文献 218
第10章 PDN噪声耦合管理与抑制 219
10.1 PDN噪声管理概述 219
10.2 器件与电源噪声 220
10.2.1 器件的选择 220
10.2.2 面向器件的PDN设计 220
10.3 为信号路径设计低阻抗的紧邻返回路径 221
10.3.1 减少返回路径不连续 221
10.3.2 避免返回路径重叠 223
10.3.3 适当分配信号引脚和地引脚 223
10.4 切断电源噪声的传播路径 225
10.4.1 源端抑制噪声 225
10.4.2 在传播途中抑制噪声 226
10.4.3 在敏感区域抑制噪声 226
10.5 电源／地平面噪声管理 227
10.5.1 去耦电容器 227
10.5.2 短路孔 229
10.5.3 平面分割 230
10.5.4 网络隔离 231
10.6 小结 232
参考文献 232
第三部分 电磁完整性 236
第11章 电磁完整性设计基础 236
11.1 EMC设计必不可少 236
11.2 数字电路设计中的EMC——电磁完整性 237
11.3 EMI与SI、PI的关系 237
11.4 电流回路的辐射 238
11.4.1 差分电流辐射 238
11.4.2 共模电流辐射 239
11.5 PCB中主导EMI的互连结构 240
11.5.1 高速信号与互连 240
11.5.2 外层信号回路 241
11.5.3 互连阻抗不匹配 241
11.5.4 电源／地平面谐振腔 241
11.5.5 非理想电流回路 242
11.6 接“地”之“迷” 242
11.6.1 返回路径不是简单的“地” 243
11.6.2 不同“地”的含义 243
11.6.3 “地”并非电流槽 245
11.6.4 PCB参考的连接策略 245
11.7 EMI设计要点 246
11.8 小结 246
参考文献 246
第12章 高速PCB的EMI设计 247
12.1 数字器件的选择与电路设计 247
12.1.1 数字器件选择要点 247
12.1.2 电路设计要点 247
12.2 电磁屏蔽与滤波设计 248
12.2.1 电磁屏蔽 248
12.2.2 滤波 249
12.3 参考平面的分析与设计 250
12.3.1 参考平面的作用 250
12.3.2 参考平面的设计 251
12.3.3 元器件的连接与安装 252
12.3.4 参考平面的谐振 253
12.3.5 边缘辐射 254
12.3.6 过孔设计 256
12.3.7 平面分割 257
12.4 PDN电源／地去耦设计 258
12.4.1 概述 258
12.4.2 分立去耦 258
12.4.3 平面对去耦 263
12.5 匹配传输线设计 266
12.5.1 传输线及匹配 266
12.5.2 传输线布线与连接器设计 270
12.5.3 差分对 271
12.6 PCB叠层设计 274
12.6.1 减小走线／元器件到平面的间距 274
12.6.2 铜平衡 275
12.6.3 单层PCB 275
12.6.4 两层PCB 276
12.6.5 四层PCB 276
12.6.6 六层PCB 277
12.6.7 八层PCB 278
12.6.8 PCB层数设计 278
参考文献 279
附录A．高速信令简介 280
A.1 GTL 280
A.1.1 BTL 280
A.1.2 GTL 281
A.1.3 GTLP 282
A.1.4 AGTL＋和GTL＋ 283
A.1.5 GTL小结 284
A.2 LVDS 285
A.2.1 LVDS标准 285
A.2.2 LVDS定义 286
A.2.3 LVDS配置 287
A.2.4 PCB走线 288
A.2.5 LVDS总结 289
A.2.6 BLVDS类 289
A.2.7 LVDM 291
A.2.8 M-LVDS 291
A.3 HSTL 293
A.3.1 HSTL标准 293
A.3.2 HSTL供电电压与逻辑电平 294
A.3.3 HSTL输出缓冲器类型 295
A.4 SSTL 297
A.4.1 SSTL标准 297
A.4.2 SSTL_3 298
A.4.3 SSTL_2 300
A.4.4 SSTL_18 301
A.5 ECL 302
A.6 CML 305
参考文献 307
附录B 电源完整性分析典型示例 308
B.1 电源／地平面谐振分析（SiWave） 308
B.2 电源／地平面噪声模拟（Speed2000） 315
B.3 电源／地平面分割分析（HFSS） 324
B.4 缺陷电源／地平面参数分析（Q3D Extractor） 336
参考文献 342
附录C 技术要点汇总 343