第1章 简介 1
1.1 SOC测试的重要性 1
1.2 SOC测试一些标准 3
1.2.1 边界扫描（IEEE1149.1） 3
1.2.2 IEEE 1149.6 7
1.2.3 模拟与混合信号电路边界扫描标准IEEE P1149.4 11
1.2.4 IEEE P1500 13
1.2.5 IEEE P1687 17
参考文献 18
第2章 扫描测试与内建自测试 20
2.1 基本的扫描设计结构 21
2.1.1 基于多路选择器-D触发器的扫描设计 21
2.1.2 带时钟的扫描设计 22
2.1.3 电平敏感扫描设计 23
2.1.4 增强的扫描设计 24
2.2 低功耗扫描设计结构 25
2.2.1 多相或多序低功耗扫描设计 26
2.2.2 通带宽度匹配的低功耗扫描设计 26
2.3 实速扫描设计 27
2.4 逻辑内建自测试 31
2.4.1 测试图形生成电路 32
2.4.2 测试响应压缩 34
2.4.3 逻辑内建自测试结构 35
2.4.4 低功耗BIST结构 37
2.5 实速逻辑BIST 38
2.5.1 单捕获 39
2.5.2 LOS 40
2.5.3 LOC 42
小结 44
习题 44
参考文献 45
第3章 SOC测试与NOC测试 49
3.1 SOC测试基本问题 49
3.2 测试结构设计与优化 51
3.2.1 测试壳设计与优化 51
3.2.2 TAM设计与优化 55
3.2.3 测试调度 57
3.3 模块化测试 60
3.3.1 模块化测试 60
3.3.2 混合信号SOC的模块化测试 62
3.3.3 层次核的模块化测试 63
3.4 NOC测试 67
3.4.1 NOC结构 67
3.4.2 NOC网络复用 67
3.4.3 采用路由路径的测试调度 69
3.5 设计与测试举例 72
小结 75
习题 76
参考文献 76
第4章 测试压缩 80
4.1 基于编码的压缩 81
4.1.1 字典编码 81
4.1.2 Huffman编码 82
4.1.3 行程编码 84
4.1.4 变长-变长编码 84
4.2 测试激励解压电路 86
4.2.1 线性解压原理 86
4.2.2 组合线性解压器 88
4.2.3 时序线性解压电路 89
4.2.4 广播扫描 90
4.2.5 多输入广播扫描 92
4.2.6 虚拟扫描 93
4.2.7 解压方法编码灵活性比较 94
4.3 测试响应压缩 95
4.3.1 空间压缩 96
4.3.2 时间压缩 100
4.3.3 时间与空间混合压缩 101
小结 101
习题 102
参考文献 103
第5章 延迟测试 108
5.1 延迟测试基础 108
5.1.1 延迟故障模型 108
5.1.2 延迟测试方法 111
5.2 延迟测试施加方法 112
5.2.1 增强扫描 113
5.2.2 发射-捕获测试 114
5.2.3 发射-移位测试 114
5.3 延迟测试敏化与鲁棒特性 115
5.3.1 延迟测试敏化 115
5.3.2 测试鲁棒特性 116
5.3.3 七值逻辑 118
5.4 延迟测试生成 119
5.4.1 转换故障ATPG 119
5.4.2 门延迟测试ATPG 121
5.4.3 路径延迟测试 122
5.5 伪功能测试 124
5.5.1 约束表达与计算 124
5.5.2 对对约束 125
5.5.3 多边约束 125
5.5.4 有约束的ATPG 126
小结 127
习题 127
参考文献 129
第6章 低功耗测试 132
6.1 能量与功耗模型 133
6.1.1 反向器能量与功耗模型 133
6.1.2 CMOS电路能量与功耗模型 133
6.1.3 热效应和噪声 134
6.2 低功耗扫描测试 135
6.2.1 ATPG及X填充 135
6.2.2 静态压缩 135
6.2.3 低功耗扫描单元 136
6.2.4 扫描单元排序 136
6.2.5 扫描链分割 137
6.2.6 扫描结构修改技术 138
6.2.7 令牌环扫描结构 138
6.2.8 扫描时钟分割 139
6.3 低功耗内建自测试 140
6.3.1 双速线性反馈移位寄存器 140
6.3.2 低转换密度随机测试图形发生器 140
6.3.3 其他与LFSR相关的方法 141
6.3.4 向量滤波内建自测试 141
6.3.5 电路分块 141
6.3.6 基于功率的测试调度 142
6.4 低功耗测试数据压缩 143
6.4.1 低功耗线性解压器 143
6.4.2 广播-扫描结构 144
6.4.3 低功耗RAM测试 145
小结 146
习题 147
参考文献 148
第7章 模拟与混合信号测试 151
7.1 介绍 152
7.1.1 功能测试和结构测试 152
7.1.2 测试施加和测试分析机构 153
7.2 功能测试 156
7.2.1 增益 156
7.2.2 频率响应 157
7.2.3 线性度 157
7.2.4 信噪比 159
7.2.5 量化噪声 160
7.2.6 相位噪声 162
7.2.7 锁相环的噪声分析 164
7.2.8 DAC非线性度测试 167
7.3 模拟与混合信号电路振荡式内建自测试结构 168
7.4 基于缺陷的混合信号BIST方法 170
7.5 基于FFT的混合信号BIST 173
7.5.1 基于FFT的BIST结构 173
7.5.2 基于FFT的输出响应分析 174
7.5.3 基于FFT的测试图形生成 174
小结 176
习题 176
参考文献 177
第8章 射频电路测试 180
8.1 介绍 180
8.1.1 RF基础知识 180
8.1.2 RF应用 182
8.2 RF系统、器件及其关键指标 183
8.2.1 RF系统的典型结构 183
8.2.2 RF系统和模块的关键指标 185
8.3 测试仪器和测试流程 187
8.3.1 测试仪器 187
8.3.2 行业测试流程 190
8.3.3 特性测试与产品测试 191
8.4 电路和系统级指标及其测试方法 193
8.4.1 电路级指标 193
8.4.2 系统级指标 201
8.5 测试硬件：测试机与器件接口板 204
8.6 大量生产过程中的RF测试 206
8.6.1 量产测试流程 206
8.6.2 可重复性和准确性 207
8.6.3 测试成本分析 209
8.6.4 RF测试的发展趋势 210
小结 212
习题 212
参考文献 213
第9章 基于软件的自测试 216
9.1 介绍 216
9.2 基于软件自测试的规范 218
9.2.1 测试流程 218
9.2.2 结构型BIST与SBST相比较 219
9.3 处理器功能故障自测试 220
9.3.1 处理器模型 220
9.3.2 功能级故障模型 221
9.3.3 测试生成过程 222
9.4 处理器结构性故障的自测试 225
9.4.1 测试流程 225
9.4.2 Stuck-At故障测试 226
9.4.3 利用虚拟约束电路（VCCs）完成测试程序综合 231
9.4.4 延迟故障测试 233
9.4.5 功能性随机指令测试 236
9.5 处理器自诊断 237
9.5.1 基于SBST的处理器诊断所面临的挑战 238
9.5.2 诊断测试程序的生成 238
9.6 全局互连测试 239
9.6.1 MA故障模型 240
9.6.2 基于处理器的地址总线和数据总线测试 240
9.6.3 基于处理器的功能性MA测试 242
9.7 不可编程核的测试 242
9.7.1 预处理阶段 243
9.7.2 核测试阶段 243
9.8 指令级可测性设计 243
9.8.1 指令级可测性设计的概念 244
9.8.2 可测性指令 244
9.8.3 测试优化指令 246
小结 247
习题 247
参考文献 248
附录 252