1.3 VLSI：挑战与选择 1
2.1 MOSFET小型化的一般准则 2
2.2 由漏引起一次和二次碰撞电离对VLSI动态nMOS设计的约束 7
2.3 在〈100〉硅表面反型层中电子迁移率的特征 12
2.4 沟道热电子发射的“幸免碰撞”电子模型 17
2.5 耗尽型MOS场效应晶体管的特性描述 21
2.6 常断型隐埋沟道MOSFET的二维数值分析 28
2.7 亚微米MOSFET的工艺统计学 33
2.8 MOS晶体管中极电容的模拟 38
2.9 热电子注入N-沟MOS器件中的氧化物 43
3.1 电子器件制造中的等离子体辅助刻蚀技术 43
3.2 在各向异性等离子体腐蚀多晶硅中的线宽控制 44
3.3 等离子刻蚀中的放电特性 47
3.4 适用于VLSI具有自对准保护环的微小肖特基势垒二极管 49
3.5 用于高速双极LSI电路的金属剥离技术 54
3.6 一种新的亚微米制作技术 57
3.7 一种新型的高速电子抗蚀剂 61
3.8 局部氧化区附近二维杂质分布测量 65
3.9 适用于VLSI的一种新的采用等离子淀积和刻蚀的剥离技术 70
4.3 功率MOSFET工艺 71
8.1 集成电路复合PNPN二极管 76
8.2 VLSI双极工艺的一种新结构 79
8.3 与高电压模拟器件相容的高速I2L 81
8.4 在扩展的温度范围内集成注入逻辑的性能 86
8.5 1μm双极VLSI技术 91
8.6 亚毫微秒自对准I2L/MTL电路 97
8.7 I2L的瞬态特性 102
9.1 用图形外延法在绝缘物上形成硅晶体 106
9.2 采用脉冲激光退火的SiO2和Si3N4上多晶硅器件和电路制作及其物理性质 110
9.3 激光退火离子注入多晶硅的MOS器件和材料特性 113
9.4 应用激光工艺改善多晶硅上生长的氧化层 119
9.5 在MOS结构中辐射感生电子陷阱的射频退火 125
9.6 多晶硅上生长的氧化物中电子的俘获 132
9.7 MOS氧化物击穿—时间关系对数—正态分布的论证 137
11. 7微波集成电路SOS MES FET工艺技术 143
14.1 肖特基晶体管逻辑工艺 147
14.2 一种与I2L相容的超高速ECL工艺 152
14.3 BEST（基极—发射极自对准工艺）——制造双极LSI的一种新方法 156
14.4 适于高速双极VLSI的APSA工艺 161
14.5 高速双极器件的高压氧化隔离 167
14.6 在氧化物隔离的双极集成电路中发射极—收集极短路的性质和机理 171
15.1 一种高性能16K静态RAM MOS工艺 176
15.2 衬底接地、小于100ns、16K×1的MOS动态RAM 180
15.3 4K钼栅MOS静态RAM 183
15.4 1μmMo—栅64K位MOS RAM 187
15.5 VMOS 192
15.6 制作16K位RAM的高密度CMOS 193
15.7 高密度CMOS RAM的可变电阻多晶硅 198
15.8 空间电荷分布对MNOS存储器件等比例缩小的限制 202
20.1 用于低阻栅和互连的耐熔硅化物 208
20.2 MoSi2栅MOS FET——适用于VLSI 213
20.3 WSi2栅MOS器件 217
20.4 高性能、高密度MOS的聚酰亚胺层间隔离工艺 220
20.7 发射极接触对硅双极器件电流增益的影响 226
21.1 有源器件，特别是约瑟夫森结的最大速度的一些理论考虑 232
21.2 约瑟夫森直接耦合逻辑（DCL） 238
21.3 给约瑟夫森逻辑供电的超导薄膜变压器的设计 242
21.4 用于约瑟夫森锁定型逻辑的电源调节器 248
21.5 电子束制造的GaAs集成电路 253
21.7 全注入的平面GaAs E-JFET工艺 257
22.2 用于模拟集成电路的电阻栅MOS FET的设计和特性 263
22.3 多晶硅基极双极晶体管 269
22.5 硅器件制作过程中重掺杂参数的测量方法 273
23.1 交流等离子显示器件的工艺概述 278
23.4 新型正性反差主从显示元件 284
25.1 一种新型的单器件阱MOS FET门电路 289
25.2 四区自对准MOS（QSAMOS）——用于VLSI的一种新的短沟道、高密度MOSFET 294
25.3 一种新的多晶硅选择性氧化自对准源／漏扩散技术 301
25.4 等比例缩小CMOS/SOS的性能 306
25.5 高电压偏移栅SOS/MOS晶体管 312
25.6 用于MOS功率集成电路的、相容的VVMOS和NMOS技术 317
25.7 一种用于高密度存储器的新型CML存储单元 320
编者说明 124