逻辑测试和可测性设计第一章 逻辑测试技术简介1.1 逻辑电路 1
1.2 构造故障模型 3
1.3 测试问题 5
1.4 测试方案 8
第二章 测试生成 11
2.1 布尔差分 11
2.2 D算法 13
2.3 PODEM算法 19
2.4 FAN算法 22
2.5 时序电路的测试生成 29
第三章 故障模拟 35
3.1 模拟方法论 35
3.2 并行故障模拟 36
3.3 演绎故障模拟 37
3.4 同时故障模拟 41
3.5 硬件模拟器 44
第四章 测试复杂性 46
4.1 NP—完全性 46
4.2 多项式时间类 49
4.3 故障条件下的闭合性 52
第五章 可测性设计入门5.1 可测性 56
5.2 最低测试费用设计 59
5.3 组合逻辑与时序逻辑 61
5.4 特定设计和构造设计 62
第六章 最小测试操作费用设计6.1 异或门嵌入法 65
6.2 最小可测试设计 68
6.3 双方式逻辑 70
6.4 固定参考值测试 72
第七章 最小测试生成费用设计7.1 分割法和穷举测试 74
7.2 错症值可测设计 78
7.3 Reed-Muller规范形式 80
7.4 可编程逻辑阵列 82
第八章 时序电路扫描设计8.1 可移状态机 89
8.2 扫描设计方法 92
8.3 扫描设计的变型 97
8.4 不完全扫描设计和增强扫描设计 99
第九章 内部自测试设计9.1 特征码分析 102
9.2 内部逻辑块观测器 105
9.3 具有扫描设计的自测试 110
9.4 自验证 113