第1章 EDA概述 1
1.1 EDA工程简介 1
1.2 EDA技术的发展历程和未来展望 2
1.2.1计算机辅助设计（CAD）阶段 2
1.2.2计算机辅助工程设计（CAE）阶段 3
1.2.3现代电子设计自动化（EDA）阶段 3
1.2.4 EDA技术的未来展望 3
1.3 EDA技术的应用 4
1.3.1 PCB设计 5
1.3.2 ASIC设计 6
1.3.3 CPLD/FPGA设计 8
1.4 EDA工程的设计流程 8
1.4.1设计输入 9
1.4.2逻辑综合和优化 10
1.4.3布局布线和适配 11
1.4.4工程设计的仿真 11
1.4.5目标器件的编程和下载 11
1.4.6硬件电路的后仿真验证和测试 12
1.5 EDA集成开发工具 12
1.5.1 Quartus Ⅱ 12
1.5.2 ISE+ModelSim 13
1.5.3 ispLEVER 14
1.5.4其他开发工具 15
1.6 EDA技术的学习重点和学习方法 15
1.6.1 EDA技术的学习重点 15
1.6.2 EDA技术的学习方法 16
本章小结 16
思考和练习 17
第2章 可编程逻辑器件 19
2.1可编程逻辑器件概述 19
2.1.1可编程逻辑器件的发展 19
2.1.2可编程逻辑器件的分类 21
2.2 PLD内部结构的表示方法 23
2.3 CPLD的基本结构和工作原理 24
2.3.1 CPLD的基本结构 24
2.3.2 Lattice公司的CPLD 25
2.3.3 Altera公司的CPLD 28
2.4 FPGA的结构和工作原理 33
2.4.1 FPGA的基本结构 34
2.4.2 Altera公司的FPGA 35
2.4.3 Xilinx公司的FPGA 39
2.5 FPGA的配置方式 40
2.5.1主动串行配置 41
2.5.2主动并行配置 41
2.5.3菊花链配置 42
2.6 CPLD/FPGA的应用选型 43
2.6.1器件逻辑资源的选择 43
2.6.2芯片速度的选择 43
2.6.3器件功耗的选择 43
2.6.4器件封装的选择 44
2.6.5 CPLD/FPGA的选择 44
本章小结 44
思考和练习 45
第3章 VHDL硬件描述语言 47
3.1硬件描述语言概述 47
3.1.1 HDL硬件描述语言 47
3.1.2 HDL语言的种类 48
3.1.3 VHDL语言的特点 53
3.1.4 VHDL和Verilog的比较 54
3.1.5 VHDL的硬件环境 54
3.2 VHDL程序的基本结构 55
3.2.1 VHDL的设计风格 55
3.2.2 VHDL设计简述 57
3.2.3 VHDL的实体说明 61
3.2.4 VHDL的结构体 64
3.3 VHDL的基本词法 66
3.3.1标识符 66
3.3.2数据对象 68
3.3.3数据类型 70
3.3.4类型转换 74
3.3.5运算操作符 75
3.4 VHDL的基本语句 78
3.4.1赋值语句 79
3.4.2 IF语句 81
3.4.3 CASE语句 82
3.4.4 LOOP语句 83
3.4.5 PROCESS进程语句 84
3.4.6 COMPONENT元件例化语句 86
3.4.7 PORT MAP端口映射语句 88
3.5 VHDL的描述风格 89
3.5.1行为级描述 89
3.5.2数据流描述 92
3.5.3门级描述 93
3.5.4混合描述 94
本章小结 95
思考和练习 95
第4章 Quartus Ⅱ操作指南 102
4.1 Quartus Ⅱ基本设计流程 102
4.1.1创建工程 102
4.1.2编译工程 107
4.1.3时序仿真 109
4.1.4 Viewer工具 114
4.1.5引脚锁定和下载 116
4.2嵌入式逻辑分析仪SignalTap Ⅱ 116
4.2.1 SignalTap Ⅱ的启动 117
4.2.2调入待测信号 118
4.2.3 SignalTap Ⅱ的参数设置 118
4.2.4 SignalTap Ⅱ文件的保存和编译下载 119
4.2.5 SignalTap Ⅱ的采样分析 119
4.3 LPM ROM宏模块的使用 119
4.3.1 LPM ROM宏模块的工作原理 119
4.3.2初始化数据文件 120
4.3.3定制LPM ROM元件 121
4.3.4顶层文件的仿真测试 125
本章小结 126
思考和练习 127
第5章 VHDL基本逻辑电路设计 129
5.1组合逻辑电路设计 129
5.1.1基本门电路的设计 129
5.1.2三态门及总线缓冲器的设计 131
5.1.3优先编码器的设计 134
5.1.4译码器的设计 137
5.1.5运算器的设计 141
5.1.6多路选择器的设计 143
5.2时序逻辑电路设计 145
5.2.1触发器的设计 145
5.2.2寄存器的设计 149
5.2.3计数器的设计 152
5.3存储器设计 154
5.3.1只读存储器ROM的设计 154
5.3.2静态数据存储器SRAM的设计 156
5.3.3先进先出堆栈FIFO的设计 157
5.4状态机设计 161
5.4.1状态机概述 161
5.4.2 Moore状态机的设计 162
5.4.3 Mealy状态机的设计 165
5.4.4容错状态机的设计 167
本章小结 168
思考和练习 168
第6章 VHDL语句进阶 173
6.1并行语句 173
6.1.1块语句（BLOCK） 173
6.1.2生成语句（GENERATE） 176
6.1.3报告语句（REPORT） 179
6.1.4并行断言语句（ASSERT） 181
6.1.5过程调用语句（PROCEDURE） 182
6.2顺序语句 183
6.2.1 WAIT语句 183
6.2.2 NEXT语句 185
6.2.3 EXIT语句 186
6.2.4 NULL语句 187
6.2.5 RETURN语句 187
本章小结 188
思考和练习 189
第7章 VHDL的属性描述和仿真延时 192
7.1预定义属性 192
7.2数值类属性函数 193
7.2.1数值类型属性函数 193
7.2.2数值数组属性函数 194
7.2.3数值块属性函数 194
7.3函数属性 196
7.3.1函数类型属性 196
7.3.2函数数组属性 197
7.3.3函数信号属性 199
7.4信号（SIGNAL）属性 201
7.4.1带DELAYED （time）属性的信号SIGNAL 201
7.4.2带STABLE （time）属性的信号SIGNAL 201
7.4.3带QUIET （time）属性的信号SIGNAL 202
7.4.4带TRANSACTION属性的信号SIGNAL 203
7.5数据类型的属性函数 203
7.6数据区间的属性函数 204
7.7 VHDL的设计仿真 205
7.7.1仿真的概念 205
7.7.2仿真延迟 206
7.7.3仿真周期 207
7.8时间数字转化器（TDC）的设计 209
7.8.1时间数字转化器（TDC）的应用 209
7.8.2 TDC的工作原理 209
7.8.3 TDC的分类 210
7.8.4延时链结构TDC在FPGA上的实现 213
本章小结 218
思考和练习 218
第8章 VHDL层次化程序设计 220
8.1层次化程序设计方法 220
8.2库和程序包 221
8.2.1库 221
8.2.2程序包 222
8.2.3常用的程序包 223
8.3文件输入/输出程序包 227
8.3.1 TEXTIO程序包语法 227
8.3.2 TEXTIO程序包的过程函数 228
8.3.3 TEXTIO程序包的调用 229
8.4元件的配置 229
8.4.1默认连接和默认配置 230
8.4.2元件配置 232
8.5子程序 235
8.6重载 235
8.6.1函数重载 236
8.6.2运算符重载 237
8.6.3别名（替换名） 238
本章小结 238
思考和练习 239
第9章 VHDL的数字系统设计 241
9.1数字系统概述 241
9.2数字系统的设计方法和设计流程 242
9.2.1数字系统的设计方法 242
9.2.2数字系统的设计流程 243
9.3数字系统设计实例 244
9.3.1 7段数码管驱动电路的设计 244
9.3.2键盘接口的设计 249
9.3.3 DAC接口的设计 254
9.3.4 ADC接口的设计 259
9.3.5八音盒的设计 267
9.3.6 UART接口的设计 273
本章小结 281
实验练习 282
第10章 VHDL在通信和DSP系统中的应用 285
10.1通信与DSP系统概述 285
10.2通信与DSP系统设计实例 286
10.2.1 ASK调制解调器的设计 286
10.2.2快速加法器的设计 293
10.2.3快速乘法器的设计 298
10.2.4 CORDIC极坐标转换器的设计 306
10.2.5 FIR数字滤波器的设计 310
10.2.6 IIR数字滤波器的设计 314
本章小结 317
实验练习 317