第1章 数字电路设计模型 1
1.1最初的模型——带有输入输出的模块 1
1.2组合逻辑 2
1.3时序逻辑 3
1.4同步电路 5
1.5同步电路时序路径 6
1.6 RTL描述 8
1.7综合生成电路 9
结束语 10
第2章 Verilog RTL编程 11
2.1 Verilog语言与RTL描述 11
2.2 Verilog描述语句对应电路 13
2.3如何进行RTL设计 16
2.4 RTL设计要点 17
2.5 UART串口通信设计实例 18
结束语 25
第3章 Modelsim仿真 26
3.1仿真的意义 26
3.2 testbench文件 27
3.3 Modelsim仿真工具 28
3.4 UART串口仿真实例 32
结束语 34
第4章 FPGA开发板原型验证 35
4.1 FPGA内部结构 35
4.2 FPGA开发板 41
4.3 FPGA设计开发流程 43
4.4 FPGA设计内部单元 46
4.5 UART设计在Altera FPGA的下载执行 53
4.6 UART设计在Xilinx FPGA的下载执行 61
结束语 77
第5章 ARM9微处理器编程模型 78
5.1 ARM公司历史 78
5.2 ARM处理器架构 79
5.3微处理器基本模型 81
5.4 ARMv4架构模式 84
5.5 ARMv4架构内部寄存器 86
5.6 ARMv4架构的异常中断 89
5.7 ARMv4架构支持的ARM指令集 95
5.8 ARM指令与中断分析 117
结束语 119
第6章 兼容ARM9微处理器Verilog RTL设计 120
6.1确定RTL设计的输入输出端口 121
6.2经典的三级流水线架构 125
6.3经典的五级流水线架构 128
6.4三级流水线改进架构 130
6.5适于兼容ARM9微处理器的三级架构 134
6.6影响流水线架构执行的四种状况 139
6.7第一级：取指阶段的Verilog RTL实现 151
6.8第二级：乘法运算阶段的Verilog RTL实现 152
6.9第三级：加法运算阶段的Verilog RTL实现 159
6.10寄存器组的写入 168
6.11 CPSR/SPSR的写入 176
6.12数据池的读写 185
6.13第四级：读操作数据的回写 187
结束语 191
第7章 Hello World——兼容ARM9处理器内核运行的第一个程序 192
7.1基于FPGA的SoC设计流程 193
7.2使用RealView MDK编译Hello World程序 197
7.3 Modelsim仿真输出Hello World 206
7.4建立Hello World的FPGA设计工程 213
结束语 226
第8章 Dhrystone Benchmark——兼容ARM9处理器内核性能测试 227
8.1 Dhrystone 2.1介绍 228
8.2移植Dhrystone 2.1进行编译 232
8.3使用Modelsim仿真运行Dhrystone Benchmark 238
8.4在线可编程的FPGA SoC设计工程 245
8.5 Dhrystone Benchmark在开发板中运行 254
结束语 258
第9章 uClinux仿真——结合SkyEye，启动不带MMU的操作系统 259
9.1 ARM7TDMI-S处理器内核 260
9.2以ARM7TDMI为核心的单片机 266
9.3 uClinux嵌入式操作系统 269
9.4 SkyEye硬件模拟平台 270
9.5 Modelsim下仿真uClinux启动过程 274
结束语 290
第10章 Linux操作系统仿真——结合mini2440开发板，启动带MMU的操作系统 291
10.1 ARM920T处理器内核 291
10.2 S3C2440A 32位微控制器 296
10.3 mini2440 ARM9开发板 298
10.4 NAND Flash仿真模型 301
10.5为兼容ARM9处理器内核增加协处理器指令 303
10.6建立仿真Linux操作系统的testbench 305
结束语 318
附录A 启动Linux操作系统的全部打印log信息 320
附录B 兼容ARM9处理器内核带注释的Verilog RTL代码 329
附录C 相关网址 389