第1章 绪论 1
1.1 VLSI简介 1
1.1.1 简介 1
1.1.2 VLSI电路的基本特征 3
1.1.3 VLSI电路设计中存在的问题 6
1.1.4 VLSI经济学 9
1.2 开关MOS晶体管 11
1.2.1 nMOS晶体管 11
1.2.2 pMOS晶体管 12
1.2.3 CMOS传输门 13
1.2.4 简单开关逻辑设计 14
1.2.5 CMOS逻辑设计规则 17
1.3 VLSI设计与制造 24
1.3.1 设计技术 24
1.3.2 单元设计 30
1.3.3 CMOS工艺 34
1.3.4 CMOS版图 35
1.3.5 版图设计规则 37
1.4 数字系统的实现方法 38
1.4.1 未来趋势 38
1.4.2 实现方式 39
1.5 小结 40
参考文献 41
习题 42
第2章 MOS晶体管基础 46
2.1 半导体基础 46
2.1.1 本征半导体 46
2.1.2 非本征半导体 49
2.1.3 载流子输运过程 52
2.2 pn结 54
2.2.1 pn结 54
2.2.2 金属-半导体结 59
2.3 MOS晶体管理论 60
2.3.1 MOS系统 60
2.3.2 MOS晶体管工作原理 65
2.3.3 MOS晶体管的I-V特性 66
2.3.4 按比例缩小理论 69
2.4 MOS晶体管的高级特性 72
2.4.1 MOS晶体管的非理想特性 72
2.4.2 阈值电压效应 74
2.4.3 泄漏电流 76
2.4.4 短沟道I-V特性 80
2.4.5 温度效应 83
2.4.6 MOS晶体管的限制 83
2.5 SPICE和建模 85
2.5.1 SPICE简介 85
2.5.2 二极管模型 93
2.5.3 MOS晶体管模型 94
2.6 小结 96
参考文献 97
习题 98
第3章 CMOS集成电路制造 101
3.1 基本工艺 101
3.1.1 热氧化 101
3.1.2 掺杂工艺 102
3.1.3 光刻 105
3.1.4 薄膜去除 113
3.1.5 薄膜淀积 116
3.2 各种材料及其应用 120
3.2.1 绝缘体 120
3.2.2 半导体 122
3.2.3 导体 123
3.3 工艺集成 124
3.3.1 FEOL 125
3.3.2 BEOL 133
3.3.3 后端工艺 141
3.4 先进CMOS工艺和器件 144
3.4.1 先进CMOS工艺器件 144
3.4.2 先进CMOS工艺 150
3.5 小结 151
参考文献 152
习题 155
第4章 版图设计 156
4.1 版图设计规则 156
4.1.1 版图设计的基本概念 156
4.1.2 基本结构的版图 161
4.1.3 高级版图设计讨论 165
4.1.4 相关CAD工具 167
4.2 CMOS闩锁及其预防 168
4.2.1 CMOS闩锁 168
4.2.2 闩锁的预防 170
4.3 版图设计 172
4.3.1 单元概念 172
4.3.2 基本版图设计 176
4.4 复杂逻辑门的版图设计方法 180
4.4.1 源/漏共享 180
4.4.2 欧拉路径法 181
4.4.3 版图设计小结 185
4.5 小结 186
参考文献 187
习题 187
第5章 延迟模型和路径延迟优化 190
5.1 MOS晶体管的电阻和电容 190
5.1.1 MOS晶体管的电阻 190
5.1.2 MOS晶体管的电容 192
5.2 传输延迟与延迟模型 198
5.2.1 电压电平与噪声容限 198
5.2.2 与时序相关的基本术语 199
5.2.3 传输延迟 201
5.2.4 单元延迟模型 207
5.2.5 Elmore延迟模型 213
5.3 路径延迟优化 215
5.3.1 驱动较大容性负载 216
5.3.2 路径延迟优化 216
5.3.3 逻辑功效和路径延迟优化 221
5.4 小结 226
参考文献 226
习题 227
第6章 功耗与低功耗设计 230
6.1 功耗 230
6.1.1 功耗的组成部分 230
6.1.2 动态功耗 231
6.1.3 设计裕度 233
6.1.4 确定导线宽度 234
6.2 低功耗逻辑设计原则 236
6.2.1 基本原则 236
6.2.2 降低电压摆幅 236
6.2.3 减少转换操作 238
6.2.4 减小开关电容 241
6.3 低功耗逻辑架构 241
6.3.1 流水线技术 241
6.3.2 并行处理技术 243
6.4 功率管理 243
6.4.1 基本技术 243
6.4.2 动态功率管理 249
6.5 小结 252
参考文献 252
习题 254
第7章 静态逻辑电路 255
7.1 基本静态逻辑电路 255
7.1.1 静态逻辑电路的类型 255
7.1.2 CMOS反相器 256
7.1.3 与非门 261
7.1.4 或非门 264
7.1.5 基本门尺寸 266
7.2 单轨逻辑电路 270
7.2.1 CMOS逻辑电路 270
7.2.2 基于TG的逻辑电路 272
7.2.3 有比逻辑电路 275
7.3 双轨逻辑电路 281
7.3.1 共源共栅电压开关逻辑（CVSL） 281
7.3.2 互补传输晶体管逻辑（CPL） 284
7.3.3 DCVSPG 286
7.3.4 双传输晶体管逻辑（DPL） 288
7.4 小结 289
参考文献 290
习题 291
第8章 动态逻辑电路 294
8.1 动态逻辑简介 294
8.1.1 MOS管开关 294
8.1.2 基本动态逻辑 298
8.1.3 局部放电冒险 302
8.1.4 动态逻辑电路类型 303
8.2 动态逻辑的非理想效应 304
8.2.1 开关的泄漏电流 305
8.2.2 电荷注入和电容耦合 305
8.2.3 电荷损失效应 308
8.2.4 电荷共享效应 310
8.2.5 电源噪声 312
8.3 单轨动态逻辑 313
8.3.1 多米诺逻辑 313
8.3.2 np多米诺逻辑 318
8.3.3 两相不交叠时钟模式 318
8.3.4 时钟延迟多米诺逻辑 321
8.3.5 条件电荷管理器 323
8.4 双轨动态逻辑 324
8.4.1 双轨多米诺逻辑 325
8.4.2 动态CVSL 325
8.4.3 基于读出放大器的动态逻辑 327
8.5 钟控CMOS逻辑 328
8.5.1 钟控单轨逻辑 329
8.5.2 钟控双轨逻辑 333
8.6 小结 333
参考文献 334
习题 336
第9章 时序逻辑设计 340
9.1 时序逻辑基础 340
9.1.1 霍夫曼模型 340
9.1.2 基本存储器件 342
9.1.3 亚稳态和冒险 343
9.1.4 仲裁器 345
9.2 存储元件 346
9.2.1 静态存储元件 346
9.2.2 动态存储单元 358
9.2.3 脉冲调制锁存器 364
9.2.4 准动态触发器 365
9.2.5 低功耗触发器 366
9.3 钟控系统中的时序问题 368
9.3.1 触发器系统的时序问题 368
9.3.2 时钟偏移 370
9.3.3 锁存器系统的时序问题 372
9.3.4 脉冲锁存器（Pulsed-Latch）系统的时序问题 375
9.4 流水线系统 376
9.4.1 流水线系统分类 376
9.4.2 同步流水线 377
9.4.3 异步流水线 379
9.4.4 波形流水线 380
9.5 小结 382
参考文献 382
习题 384
第10章 数据通路设计 388
10.1 基本组合元件 388
10.1.1 译码器 388
10.1.2 编码器 390
10.1.3 多路选择器 393
10.1.4 多路分配器 395
10.1.5 幅值比较器 397
10.2 基本的时序元件 398
10.2.1 寄存器 399
10.2.2 移位寄存器 399
10.2.3 计数器 400
10.2.4 序列发生器 402
10.3 移位器 404
10.3.1 基本移位操作 404
10.3.2 移位器的实现方法 405
10.4 加法/减法 408
10.4.1 基本全加器 408
10.4.2 n位加法器/减法器 409
10.4.3 并行前置加法器 419
10.5 乘法 425
10.5.1 无符号乘法器 425
10.5.2 有符号乘法器 431
10.6 除法 435
10.6.1 不恢复除法 435
10.6.2 不恢复除法的实现方法 437
10.7 小结 438
参考文献 439
习题 441
第11章 存储器 445
11.1 简介 445
11.1.1 存储器分类 445
11.1.2 存储器结构 447
11.1.3 存储器存取时序 449
11.2 静态随机存取存储器 450
11.2.1 RAM核结构 450
11.2.2 SRAM的工作原理 458
11.2.3 行译码器 460
11.2.4 列译码器/多路选择器 464
11.2.5 读出放大器 466
11.2.6 ATD电路和时序的产生 471
11.3 动态随机存取存储器 472
11.3.1 单元结构 472
11.3.2 存储阵列结构 475
11.4 只读存储器 476
11.4.1 或非型ROM 477
11.4.2 与非型ROM 478
11.5 非易失性存储器 479
11.5.1 闪存 480
11.5.2 其他非易失性存储器 485
11.6 其他存储器件 488
11.6.1 内容寻址存储器 488
11.6.2 寄存器文件 491
11.6.3 双端口RAM 493
11.6.4 可编程逻辑阵列 494
11.6.5 FIFO 497
11.7 小结 498
参考文献 499
习题 502
第12章 设计方法和实现方式 504
12.1 设计方法和实现架构 504
12.1.1 系统级设计 504
12.1.2 RTL级设计 506
12.1.3 实现架构 508
12.2 综合流程 509
12.2.1 一般综合流程 509
12.2.2 RTL综合流程 510
12.2.3 物理综合流程 511
12.3 数字系统的实现方式 512
12.3.1 基于平台实现的系统 512
12.3.2 ASIC 515
12.3.3 现场可编程器件 518
12.3.4 实现方式的选择 521
12.4 实例研究——简单启动/停止定时器 523
12.4.1 设计要求 523
12.4.2 基于μP的设计 524
12.4.3 基于FPGA的设计 525
12.4.4 基于单元的设计 526
12.5 小结 528
参考文献 528
习题 529
第13章 互连线 530
13.1 RLC寄生器件 530
13.1.1 电阻 530
13.1.2 电容 534
13.1.3 电感 537
13.2 互连线和仿真模型 539
13.2.1 互连线模型 539
13.2.2 仿真模型 540
13.3 互连线的寄生效应 542
13.3.1 RC延迟 542
13.3.2 电容耦合效应 545
13.3.3 RLC效应 548
13.4 传输线模型 549
13.4.1 无损传输线 549
13.4.2 有损传输线 553
13.4.3 传输线终端 554
13.5 高级专题 556
13.5.1 自定时再生器（STR） 556
13.5.2 片上网络 557
13.5.3 考虑互连线的逻辑功效 557
13.6 小结 559
参考文献 559
习题 561
第14章 电源分布和时钟设计 563
14.1 电源分布网络 563
14.1.1 电源分布网络设计中的问题 563
14.1.2 电源分布网路 566
14.2 时钟产生和分配网络 569
14.2.1 时钟系统架构 569
14.2.2 时钟产生电路 570
14.2.3 时钟分配网络 572
14.3 锁相环/延迟锁定回路 575
14.3.1 电荷泵PLL 575
14.3.2 全数字PLL 582
14.3.3 延迟锁定回路 584
14.4 小结 586
参考文献 586
习题 588
第15章 输入/输出模块和ESD保护网络 589
15.1 普通芯片结构 589
15.1.1 普通芯片结构简介 589
15.1.2 常规考虑 590
15.2 输入缓冲器 591
15.2.1 施密特电路 591
15.2.2 电平转换电路 595
15.2.3 差分缓冲器 596
15.3 输出驱动器/缓冲器 598
15.3.1 唯nMOS缓冲器 598
15.3.2 三态缓冲器设计 599
15.3.3 双向I/O电路 600
15.3.4 驱动传输线 601
15.3.5 同步转换噪声 602
15.4 静电放电保护网络 604
15.4.1 ESD模型和设计问题 604
15.4.2 常规ESD保护网络 605
15.4.3 ESD保护网络 606
15.5 小结 610
参考文献 610
习题 611
第16章 测试、验证和可测性设计 612
16.1 VLSI测试简介 612
16.1.1 验证测试 612
16.1.2 晶圆测试 614
16.1.3 器件测试 615
16.2 故障模型 616
16.2.1 故障模型 616
16.2.2 故障检测 619
16.3 自动测试信号产生 620
16.3.1 测试向量 620
16.3.2 路径敏化 621
16.4 可测性电路设计 623
16.4.1 特定法 624
16.4.2 扫描路径法 625
16.4.3 内建自测试 627
16.4.4 边界扫描标准——IEEE 1149.1 631
16.5 系统级测试 632
16.5.1 SRAM BIST和March测试 632
16.5.2 核测试 634
16.5.3 SoC测试 635
16.6 小结 636
参考文献 636
习题 638
附录A Verilog HDL/SystemVerilog简介 640
术语表 678