第1章 VLSI与MOS器件 1
1.1 前言 1
1.1.1 集成电路的发展 1
1.1.2 集成电路制作技术简介 2
1.2 加强型MOS 3
1.2.1 nMOS 3
1.2.2 pMOS 5
1.3 互补式MOS(CMOS) 6
1.4 体效应（Body Effect） 7
1.5 Latch-Up效应 8
1.6 临界电压 9
1.8 习题 10
1.7 小结 10
第2章 CMOS制造技术 11
2.1 集成电路基本制造技术 11
2.1.1 掺杂技术（Dopping） 11
2.1.2 氧化技术（Oxidation） 12
2.1.3 累晶技术（Epitaxial） 13
2.1.4 蚀刻技术（Etching） 13
2.1.5 其他相关技术 15
2.2 CMOS制造技术 15
2.2.1 P型阱CMOS技术 15
2.2.2 N型阱CMOS技术 18
2.3 设计规则（Design Rule） 19
2.4 合格率（Yield） 21
2.6 习题 23
2.5 小结 23
第3章 MOS基本电路介绍 25
3.1 当作开关使用的MOS 25
3.2 MOS基本逻辑电路 27
3.2.1 反相器（Inverter） 27
3.2.2 与非门（NAND） 29
3.2.3 或非门（NOR） 30
3.2.4 复合逻辑电路（Compound Logic Gate） 31
3.2.5 多任务器 34
3.2.6 存储单元 35
3.3 设计电路应考虑的问题 36
3.3.1 驱动较大负载的电路 36
3.3.2 电子移转现象（Electro Migration） 39
3.3.3 接线电容进一步的考虑 40
3.4 小结 40
3.5 习题 41
第4章 电路性能分析 42
4.1 电阻估算 42
4.1.1 沟道电阻（Channel Resistance） 43
4.1.2 非长方形物质的电阻值 43
4.2 电容估算 44
4.2.1 栅极电容 45
4.2.2 扩散层电容 45
4.2.3 其他电容 46
4.2.4 导线长度的限制 48
4.3 延迟时间（Delay Time） 49
4.3.1 上升时间（Rise Time） 51
4.3.2 下降时间（FallTime） 51
4.3.3 晶体管尺寸大小 52
4.3.4 时间延迟的估算 53
4.4 直流转移曲线 55
4.5 功率消耗（PowerDissipation） 58
4.5.1 静态功率消耗 59
4.5.2 动态功率消耗 60
4.6 CMOS和nMOS的比较 62
4.7 小结 62
4.8 习题 63
5.1.1 时钟静态逻辑（Clocked Static Logic） 64
5.1 逻辑电路设计 64
第5章 CMOS电路设计 64
5.1.2 动态CMOS逻辑（Dynamic CMOS Logic） 70
5.1.3 CMOS多米诺骨牌逻辑（CMOS Domino Logic） 75
5.1.4 管线式电路（Pipeline Circuit） 77
5.2 设计时考虑的要素 79
5.2.1 晶体管的尺寸大小 79
5.2.2 逻辑门的输入个数 79
5.2.3 漏极与源极电容 81
5.3 输入输出电路结构（I/O PAD Structure） 83
5.3.1 整体架构 83
5.3.2 VDD和Vss PADs 85
5.3.3 输出PAD(Output PAD) 85
5.3.5 三态PAD(Tri-State PAD) 86
5.3.4 输入PAD(Input PAD) 86
5.3.6 双向PAD(Bidirectional PAD) 88
5.4 一些特殊CMOS电路 89
5.4.1 虚拟nMOS(Pseudo nMOS) 89
5.4.2 传输逻辑（PassTransistor Logic） 90
5.4.3 差分开关逻辑（Differential Cascode Voltage Switch Logic） 91
5.5 各种逻辑电路比较 94
5.6 小结 95
5.7 习题 95
第6章 集成电路设计与布局方法 96
6.1 布局法 96
6.2 光罩与条形图 97
6.2.1 从条形图到布局图 99
6.2.2 基本逻辑电路布局图 102
6.2.3 布局时应注意的问题 108
6.3 设计方式 110
6.3.1 结构化设计 111
6.3.2 门阵列（GateArray）设计 112
6.3.3 标准单元（Standard Cell）设计 113
6.3.4 全定制（Full Custom）设计 115
6.3.5 以上三种设计方式的比较 115
6.3.6 可编程逻辑数组（PLA）设计 116
6.4 设计者的工具箱 120
6.4.1 逻辑层次（Logical Level） 120
6.4.4 电路层次（Circuit Level） 121
6.4.2 开关层次（Switch Level） 121
6.4.3 时序层次（Timing Level） 121
6.4.5 电路图编辑器（Schematic Editor） 122
6.4.6 布局图编辑器（Layout Editor） 122
6.5 小结 122
6.6 习题 123
第7章 低功率电路设计与可测试性电路设计 124
7.1 低功率电路设计 124
7.1.1 各种功率的消耗 124
7.1.2 低功率电路设计的方向 126
7.1.3 低功率电路设计的电路结构 128
7.2 可测试性电路设计 132
7.2.1 错误模型（Fault Model） 133
7.2.2 测试样本的产生 136
7.2.3 可测试性（Testability） 137
7.2.4 扫描设计（Scan Design） 138
7.2.5 周边扫描标准 140
7.2.6 自我检查电路设计 141
7.3 小结 144
7.4 习题 145
第8章 子电路系统设计 146
8.1 加法器 146
8.1.1 进位链加法器 149
8.1.2 进位链加／减法器 149
8.1.3 先行进位加法器（Carry Look-Ahead Adder） 151
8.1.4 曼彻斯特进位链加法器（Manchester Carry Chin Adder） 153
8.2 乘 法器 154
8.2.1 平行乘法器（Parallel Multiplier） 155
8.2.2 飞击式乘法器（On-The-Fly Multiplier） 156
8.2.3 管线式乘法器（Pipeline Multiplier） 159
8.3 计数器 162
8.3.1 异步计数器 162
8.3.2 同步计数器 162
8.4 内存 164
8.4.1 RAM 164
8.4.2 ROM 166
8.5 小结 167
8.6 习题 167
9.1 Magic简介 169
第9章 Magic介绍 169
9.2 Magic的使用 170
9.2.1 起步 170
9.2.2 编辑命令 173
9.2.3 阶层式布局的运用 177
9.2.4 其他特殊工具与命令 179
9.2.5 各类文件输出 181
9.3 IRSIM的使用 182
9.3.1 启动 183
9.3.2 状态设定 183
9.3.3 状态观察 184
9.3.4 电路仿真 184
9.4 小结 186
9.5 习题 187
第10章 TannerTools Pro简介 188
10.1 Tanner的设计流程 188
10.2 TannerTools Pro在IC设计流程上的地位 189
10.3 TannerToolsPro包含的软件 191
10.4 系统需求 192
第11章 S-Edit 193
11.1 S-Edit的窗口介绍 193
11.2 S-Edit的文件结构 197
11.3 S-Edit设定 198
11.4 开始进行设计 201
11.5 编辑与绘制 208
11.6 电路的联结 211
11.7 属性与电路文件 215
11.8 例子导引 219
11.9 练习 227
11.10 计划 227
第12章 L-Edit与LVS 229
12.1 L-Edit的窗口介绍 229
12.2 L-Edit设定 232
12.3 文件与细胞（Cells） 242
12.4 布局 248
12.5 查找与编辑 252
12.6 产生层次（generate layers） 255
12.7 剖面图（Cross-Section Viewer） 257
12.8 例子导引 259
12.9 DRC、EXT、SPR与LVS 261
12.10 DRC 261
12.11 EXT 262
12.12 SPR 266
12.13 CIF与GDSII文件的转入与转出 269
12.14 Lab:SPR的使用 270
12.15 LVS 273
12.16 练习 277
12.17 计划 278
第13章 T-Spice与W-Edit 279
13.1 T-Spice的窗口介绍 279
13.2 T-Spice命令工具 280
13.3 W-Edit 298
13.4 W-Edit的窗口介绍 298
13.5 练习 304
第14章 LAB四位加法器 305
14.1 基本单元电路的设计与仿真 305
14.2 基本单元的布局与验证 312
14.3 较大区块电路的验证 315
14.4 整个系统的验证 316
14.5 整个系统的布局与验证 317
14.6 结论 320
附录教育性晶片 321
参考文献 325