第1章 微处理机系统概论 1
1.1 微处理机的发展 1
1.2 微处理机体系结构 6
1.2.1 运算器 6
1.2.2 控制器 6
1.2.3 存储器 7
1.2.4 I/O设备 12
1.2.5 微处理机的总线结构 15
1.3 计算机数的表示 17
1.3.1 字符二进制编码 17
1.3.2 数值的表示 18
1.3.3 数据单位表示 21
1.3.4 表示存储器容量的计量单位 22
1.3.5 编址与寻址 23
1.4 微型计算机主要性能指标 23
习题 24
第2章 Pentium系统结构与原理 25
2.1 前言 25
2.1.1 Pentium微处理机常用术语 25
2.1.2 Pentium微处理机操作方式 26
2.1.3 RISC和CISC 27
2.2 Pentium寄存器 28
2.2.1 基本体系结构寄存器 29
2.2.2 系统级寄存器 35
2.3 CPU体系结构 39
2.4 Pentium采用的新技术 42
2.4.1 Pentium超标量执行技术 42
2.4.2 Pentium整数流水线 44
2.4.3 Pentium指令流水线技术 45
2.4.4 指令预取 50
2.4.5 指令配对规则 51
2.5 寻址方式 51
2.6 数据类型 57
习题 60
第3章 Pentium存储管理 61
3.1 综述 61
3.1.1 存储器系统 61
3.1.2 存储管理 62
3.1.3 存储器结构 63
3.2 Pentium分段存储管理 63
3.2.1 保护方式下的平台存储管理方式 64
3.2.2 多段存储管理方式 64
3.2.3 Pentium的段转换 67
3.2.4 存储器段及其寄存器 68
3.2.5 段选择符 69
3.2.6 段描述符 70
3.2.7 段描述符表 74
3.3 分页存储管理 74
3.3.1 页转换 74
3.3.2 允许分页位 76
3.3.3 线性地址 76
3.3.4 页表 77
3.3.5 页表项 77
3.3.6 转换旁视缓冲存储器TLB 79
3.4 段与页转换组合 80
3.4.1 平台存储管理方式 81
3.4.2 段覆盖页 81
3.4.3 页覆盖段 81
3.4.4 页和段边界不对准 81
3.4.5 页和段边界对准 81
3.4.6 每段的页表 82
3.5 保护方式下的多任务处理 82
习题 83
第4章 高速缓冲存储器 85
4.1 cache存储器 85
4.1.1 什么是cache 85
4.1.2 局部性原理 85
4.1.3 技术术语 87
4.1.4 Pentium片内cache 88
4.2 cache配置方案 89
4.2.1 Pentium片内cache的配置 89
4.2.2 影响cache性能的因素 92
4.2.3 cache大小规模和性能 93
4.2.4 缔合方式和性能 94
4.2.5 实际cache 95
4.3 Pentium的cache结构 96
4.4 cache操作方式 97
4.4.1 数据cache 98
4.4.2 数据cache更新方案 99
4.4.3 指令cache 99
4.4.4 cache读写操作 100
4.4.5 cache替换算法与规则 100
4.4.6 cache写贯穿 101
4.4.7 cache写回 101
4.5 一致性协议 102
4.5.1 MESIcache一致性协议模型 102
4.5.2 指令cache一致性协议 103
习题 103
第5章 二级cache 105
5.1 什么是二级cache 105
5.2 二级cache与一级cache的关系 106
5.2.1 二级cache与一级指令cache的关系 106
5.2.2 二级cache与一级数据cache的关系 107
5.3 统一的二级cache 109
5.3.1 二级cache使用的MESI协议 109
5.3.2 二级cache与主存储器 109
5.3.3 二级cache查找 110
5.3.4 二级cache命中 110
5.3.5 二级cache不命中 111
5.3.6 二级cache的LRU算法 111
5.3.7 二级cache流水线 112
5.4 二级cache监视 113
5.5 数据传送方式 114
习题 116
第6章 浮点部件 117
6.1 综述 117
6.2 浮点部件体系结构 118
6.2.1 数值寄存器 118
6.2.2 状态字寄存器 120
6.2.3 控制字寄存器 122
6.2.4 标记字寄存器 123
6.2.5 最后的指令操作码字段 124
6.3 浮点部件流水线操作 124
6.3.1 浮点流水线 124
6.3.2 浮点指令的流动 125
6.3.3 安全指令的识别 126
6.4 计算基础 127
6.4.1 数字系统 127
6.4.2 数据类型和格式 128
6.4.3 舍入控制 132
6.4.4 精度控制 133
习题 133
第7章 总线 134
7.1 总线的概念 134
7.1.1 概念 134
7.1.2 总线标准的4个特性 135
7.1.3 总线分类 136
7.1.4 总线操作 138
7.1.5 总线配置结构 139
7.2 数据传送机制 141
7.2.1 实际存储器和I/O接口 141
7.2.2 数据传送机制 142
7.2.3 与8位、16位、32位以及64位存储器接口 142
7.3 总线周期 144
7.3.1 单传送周期 145
7.3.2 成组周期 145
7.3.3 中断确认周期 147
7.3.4 专用总线周期 147
7.4 PCI总线 148
7.4.1 PCI局部总线的特征 149
7.4.2 即插即用 150
7.4.3 PCI接插件 150
7.4.4 PCI性能 151
7.4.5 PCI总线操作 152
7.4.6 总线命令 152
7.4.7 DMA和中断 155
7.4.8 PCI适配器 155
7.4.9 PCI总线信号 156
习题 156
第8章 Pentium的保护机制 157
8.1 段级保护 157
8.2 段描述符及保护 158
8.2.1 类型检查 159
8.2.2 界限检查 160
8.2.3 特权级 161
8.3 数据访问限制 162
8.4 控制转移 163
8.5 门描述符 165
8.5.1 堆栈转换 167
8.5.2 从一个过程返回 170
8.6 操作系统指令 171
8.6.1 特权指令 171
8.6.2 敏感指令 171
8.7 指针指令 172
8.7.1 描述符验证 173
8.7.2 指针完整性与请求特权级 173
8.8 页级保护 174
8.8.1 保存保护参数的页表项 174
8.8.2 两级页表的组合保护 176
8.8.3 页保护越权 176
8.8.4 段与页保护的组合 176
习题 177
第9章 中断 178
9.1 中断的概念 178
9.1.1 概述 178
9.1.2 中断系统 178
9.2 异常与中断 180
9.2.1 中断源分类 180
9.2.2 中断控制器 181
9.2.3 异常和中断向量 182
9.2.4 指令的重新启动 182
9.3 允许及禁止中断 183
9.3.1 不可屏蔽中断对未来的不可屏蔽中断的屏蔽 183
9.3.2 IF屏蔽INTR 183
9.3.3 RF对调试故障的屏蔽 184
9.3.4 堆栈段中的异常和中断的屏蔽 184
9.4 中断描述符表 184
9.4.1 异常和中断同时存在时的优先级 184
9.4.2 中断描述符表 185
9.4.3 中断描述符表内描述符 186
9.5 中断过程和中断任务 187
9.5.1 中断过程 187
9.5.2 中断任务 189
9.6 错误代码 190
9.7 异常和错误小结 191
习题 192
第10章 外围接口芯片 193
10.1 82C37A-5高性能可编程DMA控制器接口 193
10.1.1 82C37A-5的内部结构 193
10.1.2 82C37A-5的微处理机接口 199
10.1.3 82C37A-5的DMA接口 201
10.2 CHMOS可编程时间间隔定时器芯片82C54 202
10.2.1 82C54的方框图 203
10.2.2 82C54的体系结构 204
10.3 82C55A可编程外围接口 206
10.4 82C59A可编程中断控制器 210
10.4.1 82C59A的方框图 211
10.4.2 82C59A的内部体系结构 213
10.4.3 对82C59A程序设计 214
习题 220
第11章 多功能外围芯片组82371 221
11.1 概述 224
11.2 寄存器地址空间 227
11.3 PCI与ISA/EIO之间桥的寄存器 228
11.3.1 PCI与ISA/EIO之间桥的PCI配置空间所需寄存器（PCI功能0） 228
11.3.2 DMA/EIO之间桥的I/O空间所需寄存器（I/O） 229
11.4 IDE控制器寄存器（PCI功能1） 230
11.4.1 IDE控制器PCI配置寄存器（PCI功能1） 230
11.4.2 IDE控制器I/O空间寄存器 231
11.5 USB主控制器寄存器（PCI功能2） 231
11.5.1 USB主控制器的PCI配置寄存器（PCI功能2） 231
11.5.2 USB主控制器I/O空间寄存器 232
11.6 电源管理寄存器 233
11.6.1 PCI配置的电源管理寄存器（PCI功能3） 233
11.6.2 电源管理I/O寄存器 234
11.6.3 SMBus的I/O空间寄存器 235
11.7 PCI/ISA桥的功能 235
11.7.1 存储器和I/O地址映像 235
11.7.2 PCI总线对BIOS存储器的访问 237
11.7.3 PCI接口 238
11.7.4 ISA/EIO接口 238
11.7.5 DMA控制器 239
11.7.6 PCIDMA 239
11.7.7 中断控制器 240
11.7.8 系列中断（串行中断） 241
11.7.9 定时器／计数器 241
11.7.10 实时时钟 242
11.7.11 X-bus总线支持 243
11.7.12 复位支持 243
11.8 IDE控制器功能描述 244
11.8.1 IDE信号配置 244
11.8.2 ATA寄存器模块译码 244
11.8.3 PIOIDE事务处理 246
11.8.4 总线主控设备功能 247
习题 249
第12章 多功能外围芯片组82443 250
12.1 概述 250
12.1.1 82443MX主要特征 250
12.1.2 440MX配置特征 251
12.2 体系结构概述 254
12.3 中央处理机CPU复位 255
12.4 系统地址映像 256
12.4.1 可寻址的存储空间 256
12.4.2 存储器映像 256
12.4.3 系统管理方式 258
12.4.4 存储器阴影区 259
12.4.5 译码规则和跨过桥的地址映像 259
12.4.6 输入输出地址空间 259
12.5 主机接口功能 261
12.6 存储器接口 265
12.6.1 动态随机存储器（DRAM）接口 265
12.6.2 动态随机存储器结构和配置 266
12.6.3 系统存储管理 267
12.7 AC’97音频和调制解调器控制器 268
12.7.1 AC’97音频控制器 268
12.7.2 AC’97调制解调器控制器 268
12.7.3 AC’97控制器的连接 268
12.8 PCI接口 270
12.8.1 PCI接口技术 270
12.8.2 北桥芯片组的功能 270
12.8.3 南桥芯片组的功能 273
12.9 DMA控制器 274
12.9.1 DMA的寄存器 274
12.9.2 PCI总线的DMA 275
12.10 定时器和实时时钟（RTC） 276
12.10.1 计数器／定时器 276
12.10.2 实时时钟（RTC） 276
12.11 中断控制器 277
12.12 USB主机控制器 279
12.13 IDE接口 280
12.14 X-bus总线 280
12.15 系统管理总线 281
习题 282
参考文献 284