第1章 可编程逻辑器件与EDA技术 1
1.1 可编程逻辑器件及其特征 1
1.1.1 简单PLD 1
1.1.2 CPLD 2
1.1.3 FPGA 2
1.1.4 门阵列 3
1.1.5 标准单元法 3
1.2 FPGA的应用及设计要求 4
1.2.1 FPGA的应用 4
1.2.2 FPGA设计要求 5
1.3 EDA技术简介及软件 6
1.3.1 EDA技术 6
1.3.2 FPGA开发用的软件 7
1.4 因特网上的FPGA及其他资源 7
1.5 小结 9
第2章 X…nxCPLD系列产品 10
2.1 XC9500系列产品 10
2.1.1 简介 10
2.1.2 器件结构 11
2.2 CoolRunner-Ⅱ系列产品 16
2.2.1 简介 16
2.2.2 器件结构 17
2.2.3 设计技巧 19
2.3 小结 21
第3章 Xilinx FPGA系列产品 22
3.1 Spartan-ⅡE系列产品 22
3.1.1 概述 22
3.1.2 器件结构 23
3.2 Virtex-Ⅱ系列产品 27
3.2.1 概述 27
3.2.2 器件结构 28
3.3 Virtex-ⅡPro系列产品 33
3.3.1 概述 33
3.3.2 器件结构 34
3.4 小结 41
第4章 XilinX ISE应用基础 42
4.1 ISE设计流程 42
4.1.1 设计输入 43
4.1.2 功能仿真 45
4.1.3 综合 45
4.1.4 实现 46
4.1.5 时序仿真 48
4.1.6 下载配置 48
4.2 ISE基本设计工具 49
4.2.1 Architecture Wizard 49
4.2.2 PACE 49
4.2.3 内核生成器（CORE Generator） 50
4.2.4 iMPACT 52
4.2.5 PROM File Formatter 57
4.3 小结 59
第5章 FPGA高级设计技巧（一）——ISE高级工具 60
5.1 Floorplanner 60
5.1.1 概述 60
5.1.2 Floorplanner使用说明 61
5.2 FPGA Editor 61
5.2.1 概述 61
5.2.2 FPGAEditor使用说明 63
5.3 XPower 65
5.3.1 概述 65
5.3.2 XPower使用说明 66
5.4 ChipScope 68
5.4.1 概述 68
5.4.2 Chipscope使用说明 68
5.5 小结 72
第6章 FPGA高级设计技巧（二）——约束与配置 73
6.1 约束设计 73
6.1.1 概述 73
6.1.2 时序约束 74
6.1.3 其他重要的约束参数 81
6.1.4 UCF文件和ConstraintEditor 82
6.2 配置设计 83
6.2.1 概述 83
6.2.2 下载配置模式 84
6.2.3 CPLD下载配置设计 84
6.2.4 FPGA下载配置设计 85
6.2.5 Virtex-Ⅱ系列器件下载配置设计 86
6.3 小结 90
第7章 FPGA高级设计技巧（三）——时钟与RAM 92
7.1 时钟设计技巧 92
7.1.1 全局时钟网络 92
7.1.2 数字延迟锁相环（DLL） 94
7.1.3 数字时钟管理器（DCM） 95
7.2 B1ockRAM设计技巧 102
7.2.1 BlcokRAM设计基础 102
7.2.2 BlockRAM设计说明 103
7.3 小结 105
第8章 FPGA设计仿真验证——ModelSim 106
8.1 数字电路设计的仿真验证 106
8.1.1 仿真验证基本概念 106
8.1.2 Testbench基本概念 107
8.1.3 Testbench设计提示 107
8.1.4 Testbench设计示例 108
8.2 ModelSim应用说明 109
8.2.1 Model Sim基本命令 109
8.2.2 ModelSim应用说明 112
8.3 小结 122
第9章 基于Synplify的FPGA综合设计 123
9.1 Synplify和Synplify Pro概述 123
9.1.1 选择Synplify Pro的原因 123
9.1.2 FPGA设计流程 126
9.1.3 Synplify Pro界面 126
9.2 Synplify Pro使用入门 127
9.2.1 建立一个工程 127
9.2.2 编译 127
9.2.3 设置Xilinx约束 129
9.2.4 设置与Xilinx器件有关的选项 131
9.2.5 执行综合 132
9.3 综合报告的解析 133
9.4 时序修正 138
9.5 Verilog HDL的设计风格 139
9.5.1 在编写代码之前的准备工作 139
9.5.2 可综合的Verilog HDL风格 143
9.5.3 VerilogHDL代码风格 144
9.5.4 程序员提示 146
9.6 小结 151
第10章 嵌入式系统的软硬件设计 152
10.1 嵌入式系统的结构 153
10.1.1 CISC结构 153
10.1.2 RISC结构 154
10.2 系统的软硬件协同设计 155
10.3 设计重用与基于平台的设计 156
10.4 软硬件协同设计的方法 158
10.5 以太网桥的设计实例 160
10.5.1 以LOTOS为基础的协同设计 160
10.5.2 要设计的以太网桥 162
10.5.3 实例的具体分析 163
10.5.4 结果分析 169
10.6 小结 170
第11章 嵌入PowerPC的平台FPGA软硬件设计 171
11.1 PowerPC405内部结构和外部接口 172
11.1.1 PowerPC405内部结构 172
11.1.2 PowerPC405外音接口 173
11.2 EDK应用说明 178
11.2.1 系统描述文件 178
11.2.2 EDK开发流程 180
11.3 嵌入PowerPC的平台FPGA设计 181
11.3.1 嵌入PowerPC的平台FPGA设计 181
11.3.2 嵌入PowerPC的平台FPGA设计实例 183
11.4 小结 188
第12章 X…nxFPGA在数字信号处理领域的应用 189
12.1 System Generator基础 189
12.1.1 系统级建模 190
12.1.2 DSP的设计流程 190
12.1.3 算术数据类型 191
12.1.4 硬件握手 192
12.1.5 按位和按周期对齐的建模 193
12.2 软件使用基础 193
12.2.1 一般设计步骤 194
12.2.2 Simulink系统周期与硬件时钟频率 196
12.2.3 同步机制 197
12.2.4 创建高性能设计的提示 199
12.2.5 LogiCORE 199
12.2.6 自动创建的文件 200
12.3 积分的例子 201
12.3.1 Simulink建模 201
12.3.2 VHDL等文件的生成 203
12.3.3 ModelSim仿真 203
12.3.4 Synplify Pro综合 205
12.3.5 翻译、映射、布局布线 206
12.4 自编写VHDL的例子 206
12.4.1 计数器的VHDL代码 206
12.4.2 创建计数器的Simulink仿真模型 207
12.4.3 计数器例子的文件 211
12.4.4 运行System Generator 211
12.4.5 计数器的仿真和综合 211
12.5 自编写Verilog HDL的例子 212
12.5.1 计数器的Verilog HDL代码 212
12.5.2 创建计数器的Simulink仿真模型 213
12.5.3 计数器例子的文件 217
12.5.4 运行System Generator 217
12.5.5 计数器的仿真和综合 217
12.6 小结 218
附录A IC和FPGA设计新手必读 219
A.1 引言 219
A.2 硬件描述语言的诞生及电子设计自动化工具的发展 220
A.3 各种EDA工具介绍与自动化设计流程之关系 221
A.3.1 系统规范制定（DefineSpecification） 222
A.3.2 设计描述（DesignDescr4ption） 222
A.3.3 功能验证（FunctionVerification） 222
A.3.4 逻辑电路综合（LogicSynthesis） 223
A.3.5 逻辑门级的电路功能验证（Gate-Level Netlist Verification） 223
A.3.6 布局与布线（Place and Routing） 224
A.3.7 布线后的电路功能验证（Post Layout Verification） 224
A.4 结论 224
附录B Verilog HDL与VHDL的比较 225
1．VHDL 225
2．Verilog HDL 225
3．两种语言的描述层次 225
4．1995年HDL的使用情况 226
5．VHDL与Verilog HDL在各方面的比较 226
附录C Virtex-Ⅱ和Spartan-ⅡE的管脚 228
附录D 实验指导 230
实验1 ISE应用基础 230
实验目的 230
实验内容 230
实验说明 230
实验步骤 230
实验2 ModelSim应用基础 239
实验目的 239
实验内容 239
实验说明 239
实验步骤 239
实验3 Synplify的设计实例 242
实验目的 242
实验内容 242
实验说明 243
实验步骤 243
实验4 基于PowerPC405的FPGA设计实例 245
实验目的 245
实验内容 245
实验说明 245
实验提示 245
实验步骤 246
实验5 System Generator的设计实例 251
实验目的 251
实验内容 251
实验说明 251
积分实验步骤 251
VHDL步骤 254
Verilog HDL步骤 256
附录E IC和FPGA专业术语的中英文对照 258
附录F Xilinx FPGA支持的IP列表 261
参考资料 271