第一部分 基础篇 1
第1章 概述 1
1.1 硬件描述语言 1
1.1.1 硬件描述语言的产生 1
1.1.2 利用硬件描述语言设计硬件电路的方法 2
1.1.3 硬件描述语言的种类 3
1.2 VHDL硬件描述语言 4
1.2.1 VHDL语言的历史 4
1.2.2 VDL语言的主要优势 4
1.2.3 VHDL语言的不足之处 6
1.2.4 VHDL语言的设计流程 6
第2章 VHDL语言程序的基本模型结构 7
2.1 VHDL语言程序的基本结构 7
2.1.1 实体说明 8
2.1.2 结构体 12
2.2 VHDL语言结构体的三种描述方法 14
2.2.1 结构体的行为描述 14
2.2.2 结构体的数据流描述 16
2.2.3 结构体的结构化描述 17
2.3 VHDL语言结构体的子结构描述 19
2.3.1 块语句结构 19
2.3.2 进程语句结构 21
2.3.3 子程序语句结构 24
第3章 VHDL语言程序的基本语法 32
3.1 数据对象 32
3.1.1 常量 32
3.1.2 变量 33
3.1.3 信号 35
3.1.4 文件 36
3.2 数据类型 37
3.2.1 标准的数据类型 37
3.2.2 用户定义的数据类型 39
3.2.3 用户定义的子类型数据 43
3.2.4 数据类型的转换 43
3.3 操作运算符 44
3.3.1 逻辑运算符 45
3.3.2 算术运算符 46
3.3.3 关系运算符 47
3.3.4 并置运算符 47
3.3.5 运算符的优先级 48
3.4 词法描述 49
3.4.1 字符集 49
3.4.2 词法单元 50
3.4.3 分界符 50
3.4.4 标识符 51
3.4.5 注释 52
3.4.6 字符和字符串文字 53
3.4.7 位串文字 53
3.4.8 抽象文字 54
第4章 VHDL语言程序的基本描述语句 55
4.1 顺序语句 55
4.1.1 顺序赋值语句 55
4.1.2 WAIT语句 58
4.1.3 IF语句 61
4.1.4 CASE语句 66
4.1.5 LOOP语句 68
4.1.6 NEXT语句 70
4.1.7 EXIT语句 71
4.1.8 RETURN语句 72
4.1.9 NULL语句 72
4.1.1 0断言语句 73
4.1.1 1REPORT语句 74
4.2 并行语句 74
4.2.1 并行信号赋值语句 75
4.2.2 块语句 81
4.2.3 进程语句 83
4.2.4 过程调用语句 85
4.2.5 参数传递语句 86
4.2.6 元件例化语句 88
4.2.7 生成语句 90
4.2.8 并行断言语句 94
第5章 VHDL语言程序的高级特征 96
5.1 库 96
5.1.1 库的基本概念 96
5.1.2 常见的库 97
5.2 程序包 98
5.2.1 程序包的基本概念 98
5.2.2 常见的程序包 102
5.3 配置 103
5.3.1 默认连接和默认配置 103
5.3.2 元件的配置 104
5.3.3 块的配置 106
5.3.4 结构体的配置 107
5.4 VHDL语言中的属性描述 108
5.4.1 数值属性 109
5.4.2 函数属性 113
5.4.3 信号属性 119
5.4.4 数据类型属性 124
5.4.5 数据范围属性 124
5.5 重载 125
5.5.1 子程序重载 125
5.5.2 运算符重载 134
第6章 常用逻辑电路的VHDL语言程序 136
6.1 常用组合逻辑电路的VHDL语言程序 136
6.1.1 门电路 136
6.1.2 编码器 141
6.1.3 译码器 145
6.1.4 选择器 150
6.1.5 缓冲器 154
6.1.6 运算器 156
6.2 常用时序逻辑电路的VHDL语言程序 158
6.2.1 触发器 158
6.2.2 寄存器 165
6.2.3 移位寄存器 167
6.2.4 计数器 172
第二部分 提高篇 178
第7章 小型的设计实例 178
7.1 七段字符显示器 178
7.2 加法器 183
7.3 分频电路 187
7.4 8×9FIFO电路 191
7.5 内存控制器 195
第8章 XILINXISE4.2 i快速入门 199
8.1 XILINXISE4.2 i概述及设计流程 199
8.2 设计开始 200
8.2.1 软件的安装 200
8.2.2 运行ISE软件 203
8.2.3 使用在线帮助 209
8.3 设计输入VHDL 209
8.3.1 创建一个新的工程项 209
8.3.2 创建一个计数器模块 210
8.3.3 利用计数器模板修改计数器模块 211
8.4 仿真行为模型功能仿真 212
8.4.1 创建一个testbench波形源文件 212
8.4.2 初始化计数器输入 213
8.4.3 生成预期的输出响应 214
8.5 使用ModelSim进行仿真 214
8.5.1 行为仿真 214
8.5.2 布局布线后的仿真 215
第9章 XILINXISE4.2 i的高级应用 217
9.1 设计输入（Schematic原理图输入） 217
9.1.1 创建VHDL模块生成一个原理图符号 217
9.1.2 创建一个新的项层原理图 217
9.1.3 例化VHDL模块 218
9.1.4 原理图中连线 218
9.1.5 为连线添加网络名 219
9.1.6 为总线添加网络名 220
9.1.7 添加输入／输出管脚标记 221
9.2 设计输入（FSM状态机输入） 221
9.2.1 状态机的建立生成VHDL代码 222
9.2.2 设计的功能仿真并产生TestBench 228
9.3 设计输入（HDL硬件描述语言输入方式） 229
9.3.1 层次性结构的描述 230
9.3.2 上层文件和下层文件的连接方式 232
9.3.3 一个包含底层文件的实例 235
9.4 设计实现 251
9.4.1 运行实现设计 252
9.4.2 在资源分配器Floorplanner中查看设计布局 252
9.5 对顶层文件进行时序仿真 253
9.5.1 创建一个testbench波形源文件 253
9.5.2 初始化计数器输入 254
9.5.3 生成预期的输出响应 254
9.5.4 布局布线后的仿真 255
9.6 IP包的嵌入使用 256
第10章 CPLD/FPGA的边界扫描与下载方式 262
10.1 引言 262
10.2 边界扫描测试的结构 263
10.3 测试逻辑的控制 267
10.4 边界扫描的具体应用 270
10.5 XILINX器件的下载 274
10.5.1 XILINX器件的下载电缆 274
10.5.2 XILINX器件的下载方式 278
第三部分 应用篇 282
第11章 VHDL在数据通信领域的实际应用 282
11.1 UTOPIA2接口实例 282
11.1.1 UTOPIA2接口的原理描述 282
11.1.2 VHDL程序 286
11.2 UART的实例设计 304
11.2.1 UART的结构 304
11.2.2 UART的内部寄存器 305
11.2.3 UART的发送器 316
11.2.4 UART的接收器 325
11.2.5 UART的中断状态机和管脚说明 335
11.2.6 MODEM控制模块 347
11.3 使用EPLD配置FPGA的实例 349
11.3.1 使用EPLD配置FPGA的原理 349
11.3.2 VHDL程序 350
11.4 高速FIFO的实例 355
11.4.1 高速FIFO的原理 355
11.4.2 同步FIFO的VHDL程序 358
11.4.3 异步FIFO的VHDL程序 363
11.5 使用FPGA内部的DLL 374
11.5.1 FPGA中DLL的功能介绍 374
11.5.2 VHDL程序1-DLL的标准使用 379
11.5.3 VHDL程序2-DLL的为其他非VIRTEX芯片提供时钟 384
11.6 可综合200MHz的ZBTSRAM接口 386
11.6.1 接口原理描述 386
11.6.2 VHDL程序 388
第12章 VHDL编程风格与编码指南 401
12.1 说明 401
12.2 VHDL编码风格 401
12.2.1 文件头 401
12.2.2 联机注释 403
12.2.3 命名规则 403
12.3 VHDL编码指导 404
12.3.1 在VHDL编码中层次化设计 404
12.3.2 关于锁存和寄存器 405
12.3.3 关于元件例化和黑箱操作 408
12.3.4 DATAPATH的分析 408
附录A VHDL的保留字 415
附录B VHDL的标准包集合文件 417
参考文献 460