第1章 集成电路电源完整性的重要性 1
1.1 晶体管缩放和电源完整性退化过程 1
1.1.1 恒定功率（CP）和恒定功率密度（CPD）缩放下电源完整性 3
1.1.2 低功耗设计及电源完整性退化 4
1.1.3 集成电路中的电源网格噪声 5
1.1.4 电源完整性退化对I/O电路及信号完整性的影响 8
1.2 电源完整性恶化的因素 9
1.2.1 电源完整性退化对良率的影响 9
1.2.2 减少电压扩展和增加功率 11
1.2.3 制造及封装技术的增强和成本 12
1.2.4 设计和验证成本 13
1.2.5 不可持续的能源浪费 13
1.3 参考文献 14
第2章 电源和衬底噪声对电路的影响 15
2.1 电源噪声和衬底噪声 15
2.2 路径以及延迟单元和电源噪声 17
2.2.1 路径延迟和电源噪声之间的关系 18
2.2.2 组合单元延迟 22
2.2.3 触发器时间特性 25
2.3 耦合效应电路级时序分析 28
2.3.1 难点 28
2.3.2 电源噪声的时间和空间的相关性 30
2.3.3 统计噪声模型 32
2.3.4 个案分析 34
2.4 模拟/射频（RF）电路的噪声影响 37
2.4.1 电源噪声 37
2.4.2 衬底噪声 39
2.5 习题 40
2.6 参考文献 40
第3章 电源完整性中的时钟产生和分布 42
3.1 时钟延时、偏移以及抖动 42
3.2 用于时钟树的互连元件 46
3.2.1 互连元件的寄生器件 46
3.2.2 电感的定义 46
3.2.3 电感提取 47
3.2.4 互连元件仿真 53
3.2.5 专用的感性互连元件 55
3.2.6 信号传输时间和电感 58
3.3 时钟树结构及其仿真 60
3.3.1 时钟树结构 60
3.3.2 工业级时钟分布网络应用 63
3.4 电源噪声引起的时钟偏移 64
3.4.1 串行电路中的电源噪声 64
3.4.2 噪声敏感的时钟分布网络仿真 65
3.4.3 在电压V和温度T变化的情况下，时钟偏移分析的实例 66
3.4.4 与时钟偏移和电源噪声有关的其他工作 71
3.5 时钟产生 71
3.5.1 对与电源完整性有关的锁相环和延迟锁相环的讨论 72
3.5.2 锁相环结构 73
3.5.3 准则1：将锁相环与噪声进行隔离 74
3.5.4 准则2：将单端电路以及物理版图设计为差分形式 76
3.5.5 准则3：环路滤波器、偏置产生电路和压控振荡器的电源抑制比、噪声设计 78
3.6 数据通信的时钟提取 80
3.6.1 开关式鉴相器 80
3.6.2 数据恢复延迟锁相环和相位插值器 81
3.7 总结 81
3.8 参考文献 81
第4章 I/O电路中的信号及电源完整性设计 83
4.1 引言 83
4.2 单端I/O电路设计 84
4.2.1 同步开关输出噪声 84
4.2.2 测量的同步开关输出噪声与仿真值的相关性 87
4.2.3 片上电源分布网络的测量以及全局电源分布网络中的反谐振峰值 89
4.2.4 信号完整性和电源完整性的联合仿真 89
4.2.5 从专用集成电路芯片中所见的整体电源分布网络阻抗 93
4.2.6 频域内的目标阻抗 95
4.2.7 采用依赖于频率目标阻抗的信号衰减估计 98
4.3 差分I/O设计 99
4.3.1 差分I/O电路的信号完整性建模 99
4.3.2 差分传输线、串扰噪声和通孔的影响 100
4.3.3 机织玻璃纤维的共模转换 101
4.4 三维系统级封装中的电源完整性设计和评估 105
4.4.1 宽总线结构的优势 106
4.4.2 三种层叠芯片和三维系统级封装配置 107
4.4.3 完整的电源分布网络阻抗及其对同步开关输出噪声的影响 113
4.5 总结 118
4.6 参考文献 119
第5章 电源完整性退化及建模 121
5.1 背景 121
5.2 电源完整性建模 123
5.2.1 板级电源完整性 123
5.2.2 封装管壳的电源完整性 124
5.2.3 片上电源网格完整性 124
5.3 电源完整性分析 125
5.4 频域分析 125
5.5 时域分析 128
5.6 目标阻抗背景 129
5.7 问题公式化 130
5.8 最坏情况电源分布网络输出电压噪声 130
5.9 无可实现性限制的阻抗 131
5.10 具有可实现性限制的阻抗 133
5.10.1 一阶阻抗 133
5.10.2 二阶阻抗 134
5.11 实际电源分布网络 139
5.11.1 无等效串联电阻的理想LC结构 140
5.11.2 具有等效串联电阻的标准LC结构 142
5.11.3 完整的电源分布网络通路 145
5.12 总结 147
5.13 参考文献 147
第6章 电源完整性的集总、分布和三维建模 149
6.1 三维电源分布网络建模 149
6.1.1 分布电源网格模型 149
6.1.2 电流激励模型 151
6.1.3 集总模型 151
6.1.4 片上电感效应 154
6.2 三维电源分布网络分析流程 156
6.3 实验结果 157
6.3.1 电流分布模型 158
6.3.2 共振现象 166
6.3.3 去耦电容 169
6.3.4 层与层之间的互连阻抗 171
6.3.5 最坏情况下的噪声电压 174
6.3.6 流浪波 176
6.4 总结 177
6.5 习题 177
6.6 参考文献 179
第7章 芯片温度和电源完整性的影响 181
7.1 超大规模集成电路与系统中高温的影响 181
7.1.1 对电源的影响 181
7.1.2 性能的含义 186
7.1.3 可靠性问题 189
7.2 温度分布及对电压降的影响 192
7.2.1 温度的分布和管理 192
7.2.2 负载变化对于电压降的影响 195
7.2.3 互连电阻对电压降的影响 196
7.3 温度和电压降的建模与评估 198
7.3.1 热建模 198
7.3.2 直接测温 201
7.3.3 电压降建模 203
7.4 Alpha处理器的温度和电压降概览图 204
7.5 高温下增强电源分布鲁棒性设计 210
7.5.1 布图规划 210
7.5.2 电源引脚分布 212
7.5.3 从设计到生产制造 214
7.6 总结 217
7.7 习题 218
7.8 参考文献 219
第8章 低功耗技术和电源完整性影响 222
8.1 数字CMOS电路功耗及电源电压降低 222
8.1.1 动态功耗 222
8.1.2 短路功耗 223
8.1.3 泄漏功耗 223
8.2 电源电压降低 224
8.3 门控时钟 228
8.3.1 概述 228
8.3.2 电源完整性问题 230
8.3.3 电荷泵有源噪声调整 233
8.4 门控电源 234
8.4.1 概述 234
8.4.2 浪涌电流以及浪涌电流引入噪声 235
8.4.3 阱结构和浪涌电流引入噪声 237
8.4.4 阱结构和体连接 238
8.4.5 多门控浪涌电流引入噪声 243
8.4.6 去耦合 245
8.4.7 结构、系统级技术和有源噪声调整 246
8.5 习题 249
8.6 参考文献 249
第9章 利用IBM POWER7＋处理器芯片进行电源完整性的案例研究 252
9.1 概述 252
9.2 IBM POWER7＋微处理器芯片描述 252
9.3 IBM处理器芯片的电源完整性考虑 255
9.4 电源完整性的低电流估计方法 258
9.5 POWER7＋电源网格设计考虑 260
9.6 静态电源网格验证 267
9.7 瞬态电源网格分析 274
9.8 致谢 288
9.9 参考文献 289
第10章 用于电源传输的碳纳米管互连元件 290
10.1 为什么要选择新的互连材料 290
10.1.1 增加的铜互连电阻率 290
10.1.2 电迁移可靠性 291
10.1.3 铜互连元件尺寸的缩小趋势 292
10.2 碳纳米管的基本特性 293
10.2.1 手征性 293
10.2.2 电流带载能力 294
10.2.3 热传导性 295
10.3 碳纳米管的电气特性 295
10.3.1 电阻 296
10.3.2 电容 297
10.3.3 电感 298
10.4 碳纳米管互连元件 299
10.4.1 碳纳米管互连电阻 299
10.4.2 碳纳米管互连电容 301
10.4.3 碳纳米管互连电感 302
10.5 碳纳米管互连元件的热管理 303
10.5.1 三维集成电路中的硅通孔 304
10.6 碳纳米管互连元件的制造和集成 305
10.6.1 标准VLSI工艺下的碳纳米管集成 305
10.6.2 碳纳米管互连制造的突出特点 306
10.7 用于电源完整性的碳纳米管 308
10.7.1 结构上及热方面的优点 308
10.7.2 电迁移可靠性 309
10.7.3 低阻电源网格 310
10.8 总结 311
10.9 参考文献 312