第一部分 绪论 2
第1章 数字抽象化 2
1.1 数字信号 2
1.2 数字信号容忍噪声 3
1.3 数字信号表示复杂数据 6
1.3.1 表示一年中的某一天 7
1.3.2 表示减色法 8
1.4 数字逻辑函数 8
1.5 数字电路和系统的Verilog描述 9
1.6 系统中的数字逻辑 11
小结 11
文献说明 12
习题 12
第2章 数字系统设计实践 15
2.1 设计流程 15
2.1.1 设计规格 15
2.1.2 概念开发与可行性 17
2.1.3 划分与详细设计 18
2.1.4 验证 19
2.2 数字系统由芯片和电路板构建 19
2.3 计算机辅助设计工具 22
2.4 摩尔定律和数字系统演变 23
小结 25
文献说明 25
习题 25
第二部分组合逻辑 28
第3章 布尔代数 28
3.1 公理 28
3.2 性质 29
3.3 对偶函数 30
3.4 标准形式 31
3.5 从公式到门电路 31
3.6 用Verilog描述布尔表达式 33
小结 35
文献说明 35
习题 35
第4章 CMOS逻辑电路 38
4.1 开关逻辑 38
4.2 MOS晶体管的开关模型 41
4.3 CMOS门电路 46
4.3.1 基本的CMOS门电路 46
4.3.2 反相器、与非门、或非门 47
4.3.3 复杂门 49
4.3.4 三态电路 50
4.3.5 应避免使用的电路 52
小结 52
文献说明 53
习题 53
第5章 CMOS电路的延迟和功耗 56
5.1 静态CMOS门的延迟 56
5.2 扇出和驱动大电容负载 58
5.3 扇入和逻辑功效 59
5.4 延迟计算 61
5.5 延迟优化 63
5.6 连线延迟 64
5.7 CMOS电路的功率损耗 67
5.7.1 动态功耗 67
5.7.2 静态功耗 68
5.7.3 功率调节 68
小结 69
文献说明 69
习题 70
第6章 组合逻辑设计 72
6.1 组合逻辑 72
6.2 闭合 73
6.3 真值表、最小项和标准形式 73
6.4 蕴涵项和立方体 75
6.5 卡诺图 77
6.6 函数的覆盖 78
6.7 由覆盖转化成门电路 79
6.8 不完全确定函数 80
6.9 “和之积”形式的实现 81
6.10 险象 83
小结 84
文献说明 85
习题 85
第7章 使用Verilog描述组合逻辑 89
7.1 用Verilog描述素数电路 89
7.1.1 Verilog模块 89
7.1.2 case语句 90
7.1.3 casex语句 92
7.1.4 assign语句 93
7.1.5 结构描述 94
7.1.6 十进制素数函数 95
7.2 素数电路的测试平台 95
7.3 实例：七段译码器 98
小结 103
文献说明 104
习题 104
第8章 组合电路基础单元 106
8.1 多位信号的表示 106
8.2 译码器 106
8.3 多路选择器 109
8.4 编码器 115
8.5 仲裁器和优先编码器 118
8.6 比较器 121
8.7 移位器 123
8.8 只读存储器 123
8.9 读写存储器 126
8.10 可编程逻辑阵列 128
8.11 数据手册 128
8.12 知识产权 129
小结 130
文献说明 130
习题 131
第9章 组合电路实例 132
9.1 3的倍数电路 132
9.2 明天电路 135
9.3 优先级仲裁器 137
9.4 井字棋游戏 138
小结 145
习题 145
第三部分算术电路 148
第10章 算术电路 148
10.1 二进制数 148
10.2 二进制加法 150
10.3 负数和减法 154
10.4 乘法 159
10.5 除法 162
小结 165
习题 166
第11章 定点数和浮点数 170
11.1 误差的表示方法：准度、精度和分辨率 170
11.2 定点数 172
11.2.1 表示方法 172
11.2.2 运算 173
11.3 浮点数 175
11.3.1 表示方法 175
11.3.2 未规格化数和逐级下溢 176
11.3.3 浮点数乘法 176
11.3.4 浮点数加／减法 178
小结 180
文献说明 181
习题 181
第12章 快速算术电路 183
12.1 超前进位 183
12.2 布斯编码 188
12.3 华莱士树 191
12.4 综合说明 195
小结 195
文献说明 196
习题 196
第13章 算术运算实例 198
13.1 复数乘法 198
13.2 定点和浮点格式之间的转换 200
13.2.1 浮点格式 200
13.2.2 定点数到浮点数的转换 201
13.2.3 浮点数到定点数的转换 202
13.3 FIR滤波器 203
小结 206
文献说明 206
习题 206
第四部分同步时序逻辑 210
第14章 时序逻辑 210
14.1 时序电路 210
14.2 同步时序电路 211
14.3 交通灯控制器 213
14.4 状态分配 215
14.5 实现有限状态机 216
14.6 Verilog编程实现有限状态机 218
小结 222
文献说明 223
习题 223
第15章 时序约束 226
15.1 传播和污染延迟 226
15.2 D触发器 228
15.3 设置和保持时序约束 229
15.4 时钟偏差的影响 231
15.5 时序实例 232
15.6 时序和逻辑综合 233
小结 235
文献说明 235
习题 236
第16章 数据通路时序逻辑 239
16.1 计数器 239
16.1.1 简单计数器 239
16.1.2 加一／减一／载入计数器 240
16.1.3 定时器 241
16.2 移位寄存器 244
16.2.1 一个简单的移位寄存器 244
16.2.2 左移／右移／载入移位寄存器 245
16.2.3 通用移位器／计数器 246
16.3 控制和数据分区 248
16.3.1 实例：自动售货机FSM 249
16.3.2 实例：密码锁 257
小结 260
习题 261
第17章 分解有限状态机 263
17.1 闪光信号灯 263
17.2 交通灯控制器 271
小结 278
习题 279
第18章 微码 282
18.1 简单的微编码FSM 282
18.2 指令序列 286
18.3 多路分支 291
18.4 多种指令类型 292
18.5 微码子程序 296
18.6 简单计算机 296
小结 302
文献说明 302
习题 302
第19章 时序电路实例 305
19.1 3分频计数器 305
19.2 SOS探测器 306
19.3 井字棋游戏 309
19.4 赫夫曼编码／译码 311
19.4.1 赫夫曼编码器 311
19.4.2 赫夫曼解码器 314
小结 316
文献说明 316
习题 317
第五部分实用设计 320
第20章 验证与测试 320
20.1 设计验证 320
20.1.1 覆盖率的验证 320
20.1.2 测试的类型 321
20.1.3 静态时序分析 322
20.1.4 形式验证 322
20.1.5 缺陷跟踪 322
20.2 测试 322
20.2.1 故障模型 322
20.2.2 组合逻辑测试 323
20.2.3 测试冗余逻辑 323
20.2.4 扫描 324
20.2.5 内置自测试 325
20.2.6 特性测试 326
小结 326
文献说明 327
习题 327
第六部分 系统设计 330
第21章 系统级设计 330
21.1 系统设计过程 330
21.2 规格 330
21.2.1 Pong 331
21.2.2 DES破解器 332
21.2.3 音乐播放器 333
21.3 系统划分 334
21.3.1 Pong 335
21.3.2 DES破解器 335
21.3.3 音乐合成器 335
小结 337
文献说明 337
习题 337
第22章 接口和系统级时序 338
22.1 接口时序 338
22.1.1 常有效时序 338
22.1.2 周期性有效信号 338
22.1.3 流控制 339
22.2 接口划分与选择 341
22.3 接口的串行化与分包 341
22.4 同步时序 344
22.5 时序表 344
22.5.1 事件流 345
22.5.2 流水线和时序预测 345
22.6 接口与时序实例 345
22.6.1 Pong 345
22.6.2 DES破解器 346
22.6.3 音乐播放器 348
小结 349
习题 349
第23章 流水线 351
23.1 流水线基础 351
23.2 流水线举例 353
23.3 实例：行波进位加法器流水线 355
23.4 流水线停顿 357
23.5 双缓冲 359
23.6 负载均衡 363
23.7 可变负载 364
23.8 资源共享 366
小结 367
文献说明 368
习题 368
第24章 互连 370
24.1 互连简述 370
24.2 总线 370
24.3 交叉开关 373
24.4 互连网络 374
小结 376
文献说明 377
习题 377
第25章 存储器系统 379
25.1 存储器的基本存储体 379
25.1.1 SRAM阵列 379
25.1.2 DRAM芯片 380
25.2 用位片和存储体构造存储器 382
25.3 交叉存储器 383
25.4 高速缓存 386
小结 389
文献说明 389
习题 389
第七部分异步逻辑 392
第26章 异步时序电路 392
26.1 流表分析 392
26.2 流表综合：触发电路 394
26.3 竞争与状态分配 397
小结 400
文献说明 400
习题 400
第27章 触发器 402
27.1 锁存器的内部结构 402
27.2 触发器的内部结构 404
27.3 CMOS锁存器与触发器 406
27.4 锁存器的流表推理 407
27.5 D触发器的流表综合 408
小结 410
文献说明 410
习题 410
第28章 亚稳态和同步失效 412
28.1 同步失效 412
28.2 亚稳态 413
28.3 进入和脱离非法状态的概率 415
28.4 亚稳态的演示 416
小结 418
文献说明 419
习题 419
第29章 同步器设计 420
29.1 何处使用同步器 420
29.2 蛮力同步器 421
29.3 多位信号的问题 422
29.4 FIFO同步器 423
小结 428
文献说明 429
习题 429
附录Verilog编码风格 431
参考文献 439
Verilog模块索引 444
主题词索引 447