第1章 引言 1
1.1 CAD工具流程 2
1.1.1 定制VLSI及单元设计流程 2
1.1.2 层次化的单元／模块ASIC流程 3
1.2 本书的内容 3
1.3 关于工具的瑕疵问题 4
1.4 工具设置及执行脚本 4
1.5 字体使用约定 5
第2章 Cadence设计平台DFII启动命令ICFB 6
2.1 Cadence设计平台 6
2.2 启动Cadence 7
2.3 小结 11
第3章 Composer原理图输入工具 12
3.1 启动Cadence建立一个新的工作库 13
3.2 建立新单元 14
3.2.1 建立全加器原理图视图 14
3.2.2 建立加法器符号图 18
3.2.3 用一位全加器组成两位加法器 19
3.3 晶体管级原理图 20
3.4 打印原理图 22
3.4.1 修改后脚本打印文件 24
3.5 变量、端口和单元的命名规则 25
3.6 小结 26
第4章 Verilog仿真 27
4.1 Composer原理图的Verilog仿真 28
4.1.1 用Verilog-XL仿真原理图 29
4.1.2 用NC_Verilog仿真原理图 39
4.2 Composer工具中的行为级Verilog代码 43
4.2.1 生成行为级视图 44
4.2.2 仿真行为级视图 45
4.3 独立的Verilog仿真 46
4.3.1 Verilog-XL 48
4.3.2 NC_Verilog 51
4.3.3 VCS 53
4.4 Verilog仿真中的时序 57
4.4.1 行为级与晶体管开关级仿真的比较 57
4.4.2 行为级逻辑门时序 60
4.4.3 标准延时格式时序 61
4.4.4 晶体管时序 62
4.5 小结 65
第5章 Virtuoso版图编辑器 67
5.1 反相器原理图 68
5.1.1 启动Cadence的icfb 68
5.1.2 建立反相器原理图 68
5.1.3 建立反相器符号图 69
5.2 反相器版图 69
5.2.1 建立新的版图视图 69
5.2.2 绘制nmos晶体管 70
5.2.3 绘制pmos晶体管 72
5.2.4 用晶体管版图组装反相器 73
5.2.5 用层次化方法建立版图 76
5.2.6 Virtuoso命令概要 78
5.3 打印版图 79
5.4 设计规则检查 80
5.4.1 DIVA设计规则检查 80
5.5 生成提取视图 82
5.6 版图对照原理图检查 83
5.6.1 生成模拟提取视图 88
5.7 单元设计全流程（到目前为止……） 88
5.8 小结 89
第6章 标准单元设计模板 90
6.1 标准单元几何尺寸说明 90
6.2 标准单元I/O端口布置 93
6.3 标准单元晶体管尺寸选择 94
6.4 小结 96
第7章 Spectre模拟仿真器 97
7.1 原理图仿真（瞬态仿真） 98
7.2 Spectre模拟环境下仿真 100
7.3 用配置视图仿真 104
7.4 模拟／数字混合仿真 106
7.4.1 有关混合模式仿真的结束语 114
7.5 静态仿真 114
7.5.1 参数化仿真 117
7.6 功耗测量 119
7.7 小结 122
第8章 单元表征 124
8.1 Liberty文件格式 124
8.1.1 组合单元定义 128
8.1.2 时序单元定义 129
8.1.3 三态单元定义 134
8.2 用ELC表征单元 135
8.2.1 生成ELC网表 136
8.2.2 单元命名及Encounter库表征工具 143
8.2.3 最好、典型、最坏情形表征 144
8.3 用Spectre表征单元 144
8.4 把Liberty转换成Synopsys数据库格式 148
8.5 小结 150
第9章 Verilog综合 151
9.1 用dc_shell进行Synopsys Design Compiler综合 151
9.1.1 基本综合 151
9.1.2 用脚本综合 154
9.1.3 Synopsys Design Vision用户图形界面 162
9.1.4 DesignWare组件 165
9.2 Cadence RTL Compiler综合 167
9.2.1 用脚本综合 167
9.2.2 Cadence RTL Compiler用户图形界面 170
9.3 把结构描述Verilog输入到Cadence DFII设计平台中 171
9.4 综合后Verilog仿真 173
9.5 小结 178
第10章 抽象生成 179
10.1 将库读入到Abstract中 180
10.2 找出单元中的端口 181
10.3 提取步骤 183
10.4 抽象步骤 183
10.5 生成LEF（库转换格式）文件 184
10.6 修改LEF文件 185
10.7 小结 187
第11章 SOC Encounter布局布线 188
11.1 Encounter用户图形界面 190
11.1.1 读入设计 192
11.1.2 平面规划 194
11.1.3 电源规划 196
11.1.4 布局标准单元 200
11.1.5 初步优化阶段 201
11.1.6 时钟树综合 203
11.1.7 时钟树综合后优化 205
11.1.8 最终布线 205
11.1.9 布线后优化 208
11.1.10 增加填充单元 208
11.1.11 检查结果 208
11.1.12 保存并输出布局布线后的单元 211
11.1.13 把单元读回Virtuoso 212
11.2 用配置文件进行设计输入 216
11.2.1 平面规划 217
11.3 编写SOC Encounter脚本 218
11.4 小结 220
第12章 芯片组装 221
12.1 用ccar进行模块布线 221
12.1.1 用Virtuoso-XL准备布局 222
12.1.2 启动ccar布线器 226
12.2 用ccar完成内核至焊盘框的布线 230
12.2.1 复制焊盘框 231
12.2.2 修改焊盘框的原理图视图 232
12.2.3 修改焊盘框的版图视图 236
12.2.4 用ccar完成内核至焊盘框的布线 238
12.2.5 金属密度问题 241
12.3 生成最终的GDSII 242
12.4 小结 245
第13章 设计举例 246
13.1 微型MIPS处理器 247
13.2 微型MIPS：展平设计工具流程 252
13.2.1 综合 252
13.2.2 布局布线 257
13.2.3 仿真 263
13.2.4 最终组装 270
13.3 微型MIPS：层次化设计工具流程 272
13.3.1 综合 272
13.3.2 宏模块内布局布线 273
13.3.3 准备层次结构中的定制电路 275
13.3.4 生成宏模块的抽象视图 276
13.3.5 含宏模块的布局布线 278
13.3.6 仿真 287
13.3.7 最终组装 287
13.4 小结 287
附录A 工具与设置脚本 288
附录B 驱动工具的脚本 304
附录C 工艺与单元库 326
参考文献 358
术语表 359