第1章 CMOS设计概述 1
1.1 CMOS集成电路的设计流程 1
制造 2
1.2 CMOS背景 6
1.3 SPICE概述 8
第2章 阱 33
2.1 图形转移 34
n阱的图形转移 37
2.2 n阱版图设计 37
n阱的设计规则 38
2.3 电阻值计算 39
n阱电阻 40
2.4 n阱／衬底二极管 41
2.4.1 PN结物理学简介 41
2.4.2 耗尽层电容 45
2.4.3 存储或扩散电容 47
2.4.4 SPICE建模 49
2.5 n阱的RC延迟 51
2.6 双阱工艺 54
第3章 金属层 61
3.1 焊盘 61
焊盘版图设计 61
3.2 金属层的版图设计 64
3.2.1 metal1和via1 64
3.2.2 金属层的寄生效应 66
3.2.3 载流极限 69
3.2.4 金属层设计规则 70
3.2.5 触点电阻 71
3.3 串扰和地弹 72
3.3.1 串扰 72
3.3.2 地弹 73
3.4 版图举例 75
3.4.1 焊盘版图Ⅱ 76
3.4.2 金属层测试结构版图设计 78
第4章 有源层和多晶硅层 83
4.1 使用有源层和多晶硅层进行版图设计 83
工艺流程 89
4.2 导线与多晶硅层和有源层的连接 92
4.3 静电放电（ESD）保护 100
第5章 电阻、电容、MOSFET 105
5.1 电阻 105
5.2 电容 113
5.3 MOSFET 116
5.4 版图实例 124
第6章 MOSFET工作原理 131
6.1 MOSFET的电容回顾 131
6.2 阈值电压 135
6.3 MOSFET的IV特性 140
6.3.1 工作在线性区的MOSFET 140
6.3.2 饱和区 142
6.4 MOSFET的SPICE模型 145
6.4.1 SPICE仿真实例 149
6.4.2 亚阈值电流 150
6.5 短沟道MOSFET 152
6.5.1 MOSFET缩比 153
6.5.2 短沟道效应 154
6.5.3 短沟道CMOS工艺的SPICE模型 155
第7章 CMOS制备 165
7.1 CMOS单元工艺步骤 165
7.1.1 晶圆的制造 165
7.1.2 热氧化 167
7.1.3 掺杂工艺 168
7.1.4 光刻 171
7.1.5 薄膜去除 174
7.1.6 薄膜沉积 177
7.2 CMOS工艺集成 181
7.2.1 前道工艺集成 183
7.2.2 后道工艺集成 202
7.3 后端工艺 213
7.4 总结 215
第8章 电噪声概述 217
8.1 信号 217
8.1.1 功率和能量 217
8.1.2 功率谱密度 219
8.2 电路噪声 222
8.2.1 电路噪声的计算和建模 223
8.2.2 热噪声 228
8.2.3 信噪比 234
8.2.4 散粒噪声 247
8.2.5 闪烁噪声 250
8.2.6 其他噪声源 257
8.3 讨论 259
8.3.1 相关性 259
8.3.2 噪声与反馈 264
8.3.3 有关符号的一些最后说明 267
第9章 模拟设计模型 275
9.1 长沟道MOSFET 275
9.1.1 平方律方程 277
9.1.2 小信号模型 284
9.1.3 温度效应 300
9.2 短沟道MOSFET 304
9.2.1 通用设计（起始点） 304
9.2.2 专用设计（讨论） 308
9.3 MOSFET噪声模型 310
第10章 数字设计模型 319
10.1 数字MOSFET模型 320
10.1.1 电容效应 323
10.1.2 工艺特征时间常数 324
10.1.3 延迟时间与跃迁时间 325
10.1.4 通用数字设计 328
10.2 MOSFET单管传输门电路 329
10.2.1 单管传输门的延迟时间 331
10.2.2 级联的单管传输门的延迟时间 333
10.3 关于测量的最后说明 334
附录 339