第1章 ASIC介绍 1
1.1 ASIC类型 3
1.2 设计流程 11
1.3 举例分析 12
1.4 ASIC经济学 13
1.5 ASIC单元库 19
1.6 小结 21
1.7 习题 21
1.8 参考书目提要 24
1.9 参考资料 26
第2章 CMOS逻辑 28
2.1 CMOS晶体管 29
2.2 CMOS工艺 35
2.3 CMOS设计规则 41
2.4 组合逻辑单元 44
2.5 时序逻辑单元 49
2.6 数据通路逻辑单元 53
2.7 I/O单元 69
2.8 单元编译器 71
2.9 小结 72
2.10 习题 72
2.11 参考书目提要 80
2.12 参考资料 80
第3章 ASIC库设计 84
3.1 晶体管电阻 84
3.2 晶体管寄生电容 87
3.3 逻辑作用力 93
3.4 库单元设计 101
3.5 库结构 102
3.6 门阵列设计 103
3.7 标准单元设计 107
3.8 数据通路单元设计 108
3.9 小结 110
3.10 习题 110
3.11 参考书目提要 119
3.12 参考资料 119
第4章 可编程ASIC 120
4.1 反熔丝 120
4.2 静态RAM 123
4.3 EPROM和EEPROM工艺 123
4.4 实际问题 124
4.5 规范说明 126
4.6 PREP基准程序 126
4.7 FPGA经济学 127
4.8 小结 130
4.9 习题 130
4.10 参考书目提要 133
4.11 参考资料 134
第5章 可编程ASIC逻辑单元 135
5.1 Actel ACT 135
5.2 Xilinx LCA 144
5.3 Altera FLEX 147
5.4 Altera MAX 148
5.5 小结 153
5.6 习题 157
5.7 参考书目提要 161
5.8 参考资料 161
第6章 可编程ASIC I/O单元 163
6.1 DC输出 163
6.2 AC输出 165
6.3 DC输入 171
6.4 AC输入 175
6.5 时钟输入 178
6.6 电源输入 179
6.7 Xilinx I/O功能块 181
6.8 其他I/O单元 183
6.9 小结 184
6.10 习题 186
6.11 参考书目提要 191
6.12 参考资料 192
第7章 可编程ASIC的互连 193
7.1 Actel ACT 193
7.2 Xilinx LCA 198
7.3 Xilinx EPLD 201
7.4 Altera MAX 5000和7000 202
7.5 Altera Max 9000 203
7.6 Altera FLEX 203
7.7 小结 204
7.8 习题 206
7.9 参考书目提要 208
7.10 参考资料 208
第8章 可编程ASIC设计软件 209
8.1 设计系统 209
8.2 逻辑综合 212
8.3 半门ASIC 214
8.4 小结 221
8.5 习题 221
8.6 参考书目提要 225
8.7 参考资料 228
第9章 低层次设计输入 229
9.1 原理图输入 229
9.2 低层次设计语言 241
9.3 PLA工具 246
9.4 EDIF 248
9.5 CFI设计表述 258
9.6 小结 261
9.7 习题 261
9.8 参考书目提要 264
9.9 参考资料 264
第10章 VHDL 265
10.1 计数器 265
10.24 位乘法器 266
10.3 VHDL的语法和语义 274
10.4 标识符与字母符号 275
10.5 实体和结构体 276
10.6 包和库 280
10.7 接口声明 286
10.8 类型声明 291
10.9 其他声明 293
10.10 顺序语句 298
10.11 运算符 306
10.12 算术运算 308
10.13 并发语句 313
10.14 执行 319
10.15 配置和规范 321
10.16 一个引擎控制器 323
10.17 小结 328
10.18 习题 330
10.19 参考书目提要 345
10.20 参考资料 345
第11章 Verilog HDL 346
11.1 计数器 346
11.2 Verilog语言基础 348
11.3 运算符 355
11.4 分层 358
11.5 过程及赋值 359
11.6 时序控制及延迟 362
11.7 任务及函数 368
11.8 控制语句 369
11.9 逻辑门建模 371
11.10 延迟建模 373
11.11 改变参数 376
11.12 Viterbi译码器 376
11.13 其他Verilog特性 391
11.14 小结 399
11.15 习题 400
11.16 参考书目提要 411
11.17 参考文献 412
第12章 逻辑综合 413
12.1 逻辑综合举例 413
12.2 比较器／MUX 414
12.3 逻辑综合器的内部 419
12.4 Viterbi译码器综合 422
12.5 Verilog与逻辑综合 428
12.6 VHDL与逻辑综合 438
12.7 有限状态机综合 449
12.8 存储器综合 454
12.9 乘法器 456
12.10 引擎控制器 460
12.11 性能驱动的综合 462
12.12 Viterbi译码器的优化 465
12.13 小结 467
12.14 习题 468
12.15 参考书目提要 475
12.16 参考资料 476
第13章 仿真 479
13.1 仿真类型 479
13.2 比较器／MUX举例 480
13.3 逻辑系统 488
13.4 逻辑仿真的工作原理 490
13.5 单元模型 492
13.6 延迟模型 501
13.7 静态时序分析 506
13.8 形式验证 512
13.9 开关级仿真 516
13.10 晶体管级仿真 517
13.11 小结 522
13.12 习题 523
13.13 参考书目提要 532
13.14 参考资料 533
第14章 测试 536
14.1 测试的重要性 536
14.2 边界扫描测试 537
14.3 故障 554
14.4 故障模拟 561
14.5 自动测试图的生成 568
14.6 扫描测试 574
14.7 内建自测试 575
14.8 简单的测试例子 584
14.9 Viterbi译码器举例 594
14.10 小结 596
14.11 习题 596
14.12 参考书目提要 600
14.13 参考资料 601
第15章 ASIC结构 605
15.1 物理设计 605
15.2 CAD工具 606
15.3 系统划分 607
15.4 评估ASIC尺寸 609
15.5 功耗 612
15.6 FPGA划分 615
15.7 划分方法 617
15.8 小结 627
15.9 习题 627
15.10 参考书目提要 635
15.11 参考资料 636
第16章 布图规划和布局 638
16.1 布图规划 638
16.2 布局 651
16.3 物理设计流程 665
16.4 信息格式 666
16.5 小结 668
16.6 习题 669
16.7 参考书目提要 674
16.8 参考资料 674
第17章 布线 677
17.1 全局布线 678
17.2 详细布线 686
17.3 特殊布线 695
17.4 电路提取和DRC 697
17.5 小结 703
17.6 习题 703
17.7 参考书目提要 710
17.8 参考文献 710
附录AVHDL资源 714
附录BVerilog HDL资源 731
译后记 752