第1章 EDA技术概述 1
1.1 EDA技术及其发展 1
1.2 EDA技术实现目标 3
1.3 硬件描述语言 4
1.4 HDL综合 6
1.5 自顶向下的设计技术 8
1.6 EDA技术的优势 10
1.7 EDA设计流程 12
1.7.1 设计输入（原理图／HDL文本编辑） 12
1.7.2 综合 13
1.7.3 适配 14
1.7.4 时序仿真与功能仿真 14
1.7.5 编程下载 15
1.7.6 硬件测试 15
1.8 ASIC及其设计流程 15
1.8.1 ASIC设计简介 15
1.8.2 ASIC设计一般流程简述 17
1.9 常用EDA工具 18
1.9.1 设计输入编辑器 19
1.9.2 HDL综合器 19
1.9.3 仿真器 20
1.9.4 适配器 21
1.9.5 下载器 22
1.10 Quartus Ⅱ概述 22
1.11 IP核 23
1.12 EDA技术发展趋势管窥 25
习题 26
第2章 FPGA与CPLD的结构原理 27
2.1 PLD概述 27
2.1.1 PLD的发展历程 27
2.1.2 PLD分类 28
2.2 简单PLD结构原理 29
2.2.1 逻辑元件符号表示 29
2.2.2 PROM结构原理 30
2.2.3 PLA结构原理 32
2.2.4 PAL结构原理 33
2.2.5 GAL结构原理 34
2.3 CPLD的结构原理 36
2.4 FPGA的结构原理 39
2.4.1 查找表逻辑结构 39
2.4.2 Cyclone Ⅲ系列器件的结构原理 40
2.5 硬件测试 44
2.5.1 内部逻辑测试 45
2.5.2 JTAG边界扫描 45
2.6 PLD产品概述 47
2.6.1 Altera公司的PLD器件 47
2.6.2 Lattice公司的PLD器件 49
2.6.3 Xilinx公司的PLD器件 50
2.6.4 Actel公司的PLD器件 51
2.6.5 Altera的FPGA配置方式 51
2.7 CPLD/FPGA的编程与配置 51
2.7.1 CPLD在系统编程 52
2.7.2 FPGA配置方式 52
2.7.3 FPGA专用配置器件 53
2.7.4 使用单片机配置FPGA 54
2.7.5 使用CPLD配置FPGA 56
习题 56
第3章 组合电路的VHDL设计 57
3.1 多路选择器及其VHDL描述 57
3.2 半加器及其VHDL描述 61
3.3 4选1多路选择器及其VHDL描述 66
3.3.1 4选1多路选择器及CASE语句表述方式 66
3.3.2 CASE语句 67
3.3.3 IEEE库预定义标准逻辑位与矢量 69
3.3.4 其他预定义标准数据类型 70
3.3.5 信号定义和数据对象 71
3.3.6 并置操作符＆ 72
3.3.7 4选1多路选择器的VHDL不同描述方式 72
3.4 全加器及其VHDL表述 74
3.4.1 全加器设计及例化语句应用 74
3.4.2 VHDL例化语句 76
3.4.3 8位加法器设计及算术操作符应用 77
3.5 乘法器及其VHDL表述 79
3.5.1 统计位矢中含‘1’个数的电路模块设计 79
3.5.2 FOR LOOP循环语句用法 80
3.5.3 移位相加型乘法器的VHDL表述方法 81
3.5.4 GENERIC参数定义语句 82
3.5.5 整数数据类型 82
3.5.6 省略赋值操作符 83
3.5.7 移位操作符 84
3.5.8 各类运算操作对数据类型的要求 85
3.5.9 数据类型转换函数 88
3.5.10 GENERIC参数传递映射语句 92
习题 93
第4章 时序仿真与硬件实现 96
4.1 VHDL程序输入与仿真测试 96
4.1.1 编辑和输入设计文件 96
4.1.2 创建工程 97
4.1.3 全程编译前约束项目设置 98
4.1.4 全程综合与编译 99
4.1.5 仿真测试 101
4.1.6 RTL图观察器应用 103
4.2 引脚锁定与硬件测试 103
4.2.1 引脚锁定 103
4.2.2 编译文件下载 104
4.2.3 JTAG间接编程模式 106
4.2.4 USB-Blaster驱动程序安装方法 107
4.3 电路原理图设计流程 107
4.4 HDL版本设置及Analysis ＆ Synthesis功能 110
4.5 利用属性表述实现引脚锁定 111
4.6 keep属性应用 112
4.7 SignalProbe使用方法 113
4.8 宏模块逻辑功能查询 114
习题 115
实验与设计 116
4-1 多路选择器设计实验 116
4-2 8位加法器设计实验 116
4-3 8位硬件乘法器设计实验 117
4-4 十六进制7段数码显示译码器设计 117
第5章 时序电路的VHDL设计 119
5.1 基本时序元件的VHDL表述 119
5.1.1 D触发器的VHDL描述 119
5.1.2 含异步复位和时钟使能的D触发器及其VHDL表述 122
5.1.3 含同步复位控制的D触发器及其VHDL表述 123
5.1.4 基本锁存器及其VHDL表述 124
5.1.5 含清0控制的锁存器及其VHDL表述 127
5.1.6 VHDL实现时序电路的不同表述 127
5.1.7 双边沿触发时序电路设计讨论 129
5.2 计数器的VHDL设计 129
5.2.1 4位二进制加法计数器设计 129
5.2.2 计数器更常用的VHDL表达方式 130
5.2.3 实用计数器的VHDL设计 132
5.3 移位寄存器的VHDL设计 136
5.4 属性描述与定义语句 137
习题 140
实验与设计 141
5-1 高速硬件除法器设计 141
5-2 移位相加型8位硬件乘法器设计 142
5-3 半整数与奇数分频器设计 143
5-4 不同类型的移位寄存器设计实验 145
第6章 Quartus Ⅱ应用深入 146
6.1 时序电路硬件设计与仿真示例 146
6.1.1 编辑电路、创建工程和仿真测试 146
6.1.2 FPGA硬件测试 147
6.2 SignalTap Ⅱ的使用方法 148
6.3 编辑SignalTap Ⅱ的触发信号 152
6.4 Fitter Settings项设置 153
6.5 功能块Chip Planner应用 153
6.5.1 Chip Planner应用流程说明 154
6.5.2 Chip Planner说明 155
6.6 Synplify的应用及接口方法 156
6.6.1 Synplify使用流程 156
6.6.2 Synplify与Quartus Ⅱ接口 159
习题 161
实验与设计 161
6-1 计数器设计实验 161
6-2 数码扫描显示电路设计 162
6-3 串行静态显示控制电路设计 162
6-4 基于VHDL代码的频率计设计 163
6-5 VGA彩条信号显示控制电路设计 164
第7章 宏功能模块应用 169
7.1 计数器LPM模块调用 169
7.1.1 计数器模块文本的调用与参数设置 169
7.1.2 创建工程与仿真测试 172
7.2 利用属性控制乘法器的构建 173
7.3 LPM随机存储器的设置和调用 174
7.3.1 存储器初始化文件 174
7.3.2 LPM_RAM的设置和调用 175
7.3.3 仿真测试RAM宏模块 178
7.3.4 VHDL的存储器描述及相关属性 178
7.3.5 数据类型定义语句 179
7.3.6 存储器配置文件属性定义和结构设置 183
7.4 LPM ROM的定制和使用示例 184
7.4.1 LPM ROM的定制调用和测试 184
7.4.2 简易正弦信号发生器设计 185
7.4.3 正弦信号发生器硬件实现和测试 186
7.5 在系统存储器数据读写编辑器应用 187
7.6 LPM嵌入式锁相环调用 188
7.7 In-System Sources and Probes Editor使用方法 191
7.8 NCO核数控振荡器使用方法 193
7.9 FIR核使用方法 195
7.10 DDS实现原理与应用 197
7.10.1 DDS原理 197
7.10.2 DDS信号发生器设计示例 199
习题 201
实验与设计 201
7-1 查表式硬件运算器设计 201
7-2 正弦信号发生器设计 202
7-3 DDS正弦信号发生器设计 202
7-4 简易逻辑分析仪设计 202
7-5 移相信号发生器设计 204
7-6 VGA简单图像显示控制模块设计 205
第8章 VHDL设计深入 207
8.1 数据对象 207
8.1.1 常数 207
8.1.2 变量 208
8.1.3 信号 209
8.1.4 进程中的信号赋值与变量赋值 211
8.2 含高阻输出的电路设计 216
8.2.1 三态门设计 216
8.2.2 双向端口的设计方法 217
8.2.3 三态总线电路设计 218
8.3 顺序语句归纳 220
8.3.1 进程语句格式 220
8.3.2 进程结构组成 221
8.3.3 进程要点 221
8.4 并行赋值语句讨论 222
8.5 IF语句概述 223
8.6 仿真延时 225
8.6.1 固有延时 225
8.6.2 传输延时 226
8.6.3 仿真δ 227
8.7 VHDL的描述风格 227
8.7.1 RTL描述 227
8.7.2 行为描述 228
8.7.3 数据流描述 229
8.7.4 结构描述 229
习题 230
实验与设计 230
8-1 4×4阵列键盘键信号检测电路设计 230
8-2 乐曲硬件演奏电路设计 231
8-3 PS2键盘控制模型电子琴电路设计 234
8-4 直流电机综合测控系统设计 237
8-5 AM幅度调制信号发生器设计 239
第9章 VHDL设计优化 241
9.1 资源优化 241
9.1.1 资源共享 241
9.1.2 逻辑优化 243
9.1.3 串行化 244
9.2 速度优化 245
9.2.1 流水线设计 246
9.2.2 寄存器配平 248
9.2.3 关键路径法 249
9.2.4 乒乓操作法 250
9.2.5 加法树法 251
习题 251
实验与设计 252
9-1 采用流水线技术设计高速数字相关器 252
9-2 线性反馈移位寄存器设计 253
9-3 SPWM脉宽调制控制系统设计 254
9-4 数字彩色液晶显示控制电路设计 256
第10章 VHDL有限状态机设计 257
10.1 VHDL状态机的一般形式 257
10.1.1 状态机的特点与优势 257
10.1.2 状态机的一般结构 258
10.1.3 状态机设计初始约束与表述 262
10.2 Moore型有限状态机的设计 263
10.2.1 多进程结构状态机 263
10.2.2 序列检测器之状态机设计 267
10.3 Mealy型有限状态机的设计 268
10.4 状态编码 272
10.4.1 直接输出型编码 272
10.4.2 顺序编码 274
10.4.3 一位热码状态编码 275
10.4.4 状态编码设置 275
10.5 安全状态机设计 277
10.5.1 程序直接导引法 277
10.5.2 状态编码监测法 278
10.5.3 借助EDA优化控制工具生成安全状态机 279
10.6 硬件数字技术排除毛刺 279
10.6.1 延时方式 279
10.6.2 逻辑方式去毛刺 281
10.6.3 定时方式去毛刺 282
习题 283
实验与设计 283
10-1 序列检测器设计 283
10-2 并行ADC采样控制电路实现与硬件验证 284
10-3 数据采集模块设计 285
10-4 五功能智能逻辑笔设计 286
10-5 通用异步收发器UART设计 287
10-6 串行ADC/DAC采样或信号输出控制电路设计 289
10-7 硬件消抖动电路设计 289
第11章 16位实用CPU创新设计 290
11.1 KX9016的结构与特色 290
11.2 KX9016基本硬件系统设计 292
11.2.1 单步节拍发生模块 292
11.2.2 运算器 294
11.2.3 比较器 295
11.2.4 基本寄存器与寄存器阵列组 296
11.2.5 移位器 299
11.2.6 程序与数据存储器 300
11.3 KX9016v1指令系统设计 301
11.3.1 指令格式 301
11.3.2 指令操作码 302
11.3.3 软件程序设计实例 303
11.3.4 KX9016v1控制器设计 305
11.3.5 指令设计实例详解 309
11.4 KX9016的时序仿真与硬件测试 310
11.4.1 时序仿真与指令执行波形分析 310
11.4.2 CPU工作情况的硬件测试 312
11.5 KX9016应用程序设计实例和系统优化 314
11.5.1 除法算法及其硬件实现 315
11.5.2 乘法算法及其硬件实现 315
11.5.3 KX9016v1的硬件系统优化 317
习题 318
实验与设计 319
11-1 16位CPU验证性设计综合实验 319
11-2 新指令设计及程序测试实验 319
11-3 16位CPU的优化设计与创新 320
11-4 CPU创新设计竞赛 321
第12章 MCU与FPGA片上系统开发 323
12.1 FPGA扩展MCU开发技术 323
12.1.1 FPGA扩展方案及其系统设计技术 324
12.1.2 基于单片机IP软核的SOC设计方案 327
12.2 基于单片机核的FPGA片上系统设计 330
实验与设计 333
12-1 脉宽／占空比／等精度频率多功能测试仪设计 333
第13章 VHDL语法补充说明 340
13.1 VHDL库 340
13.1.1 库的种类 340
13.1.2 库的用法 342
13.2 VHDL程序包 343
13.3 VHDL文字规则补充说明 346
13.3.1 数字 346
13.3.2 字符串 346
13.3.3 标识符及其表述规则 347
13.3.4 下标名 348
13.4 子程序 348
13.4.1 函数 349
13.4.2 重载函数 351
13.4.3 决断函数 354
13.4.4 过程 354
13.4.5 重载过程 356
13.5 数据类型 357
13.6 VHDL操作符补充说明 359
13.6.1 逻辑操作符 359
13.6.2 关系操作符 360
13.6.3 算术操作符 360
13.7 VHDL基本语句补充说明 362
13.7.1 NEXT语句 362
13.7.2 EXIT语句 363
13.7.3 WAIT语句 364
13.7.4 子程序调用语句 367
13.7.5 RETURN语句 369
13.8 VHDL并行语句补充说明 370
13.8.1 并行信号赋值语句 371
13.8.2 块语句 371
13.8.3 并行过程调用语句 372
13.8.4 生成语句 374
13.8.5 REPORT语句 376
13.8.6 断言语句 377
习题 379
第14章 VHDL Test Bench仿真 380
14.1 VHDL行为仿真流程 381
14.2 VHDL测试基准实例 383
14.3 VHDL Test Bench测试流程 385
习题 388
实验与设计 388
14-1 在ModelSim上对VHDL Test Bench进行仿真 388
附录 EDA开发系统及相关软硬件 390
参考文献 396