基础篇 3
第1章 可编程逻辑器件基础 3
1.1 可编程逻辑器件概述 3
1.2 CPLD的原理与结构 4
1.2.1 乘积项的工作原理 4
1.2.2 CPLD的一般结构 4
1.3 FPGA的原理与结构 6
1.3.1 查找表的基本原理 6
1.3.2 FPGA的结构 7
第2章 Verilog HDL语言基础 12
2.1 硬件描述语言概述 12
2.2 Verilog HDL模块的结构 13
2.3 Verilog HDL语言要素 14
2.3.1 标识符与关键词 14
2.3.2 注释 14
2.3.3 四值逻辑 14
2.3.4 常量及其表示 15
2.3.5 数据类型 16
2.4 表达式和运算符 17
2.4.1 连接与复制操作符 18
2.4.2 符号运算符 19
2.4.3 算术运算符 19
2.4.4 关系运算符 21
2.4.5 逻辑运算符 22
2.4.6 全等比较运算符 23
2.4.7 按位运算符 24
2.4.8 归约运算符 25
2.4.9 移位操作符 27
2.4.10 条件运算符 27
2.4.11 优先级说明 28
2.5 Verilog HDL的行为建模 28
2.5.1 行为描述的结构 29
2.5.2 过程结构 29
2.5.3 时序控制 30
2.5.4 赋值语句 32
2.5.5 条件与控制语句 35
2.5.6 任务与函数结构 38
2.5.7 可综合与不可综合 40
2.6 Verilog HDL的结构化建模 41
2.6.1 内置的基本门及其例化 41
2.6.2 模块实例化 43
2.6.3 层次化设计 44
2.7 系统任务和系统函数 44
2.7.1 显示任务 45
2.7.2 文件输入/输出任务 46
2.7.3 从文件中读取数据任务 46
2.7.4 仿真控制任务 47
2.7.5 仿真时间函数 47
2.8 编译指令 48
2.9 验证平台搭建 49
2.9.1 验证平台结构 49
2.9.2 待验证设计 50
2.9.3 时钟生成器 50
2.9.4 激励发生器（Stimulator） 51
2.9.5 比较器（Checker） 51
2.9.6 验证平台完整实例 52
第3章 数字逻辑HDL描述 56
3.1 组合逻辑电路设计举例 56
3.1.1 比较器 56
3.1.2 编码器 57
3.1.3 译码器 58
3.1.4 简单的ALU电路 59
3.2 时序逻辑电路设计举例 60
3.2.1 D触发器 60
3.2.2 移位寄存器 61
3.2.3 计数器 62
3.2.4 分频电路 64
3.3 有限状态机设计 65
第4章 基于 Vivado的FPGA开发流程 67
4.1 FPGA基本开发流程 67
4.2 设计规划 68
4.2.1 规划的内容及意义 69
4.2.2 设计规划实例 69
4.3 设计输入 69
4.3.1 设计输入方式 69
4.3.2 设计实例 70
4.4 功能仿真 76
4.4.1 功能仿真的目的 76
4.4.2 功能仿真的原理 76
4.4.3 编写测试验证程序 77
4.4.4 功能仿真实例 77
4.5 综合 81
4.5.1 综合的目的 81
4.5.2 综合的原理 81
4.5.3 综合实例 81
4.6 实现 87
4.6.1 实现的目的 87
4.6.2 实现的原理 88
4.6.3 实现实例 88
4.7 时序仿真 96
4.7.1 时序仿真的目的 96
4.7.2 时序仿真的原理 96
4.7.3 仿真实例 96
4.8 FPGA调试 98
4.8.1 FPGA逻辑分析仪 98
4.8.2 使用流程 99
4.8.3 调试实例 99
第5章 FPGA基础实验 106
5.1 预备实验 107
5.1.1 实验设备 107
5.1.2 功能要求 108
5.1.3 设计分析 108
5.1.4 逻辑设计 110
5.1.5 实现流程 114
5.1.6 拓展任务 114
5.2 信号采集 114
5.2.1 实验设备 114
5.2.2 功能要求 117
5.2.3 设计分析 117
5.2.4 逻辑设计 120
5.2.5 实现流程 123
5.2.6 拓展任务 123
5.3 信号传输 123
5.3.1 实验设备 123
5.3.2 功能要求 124
5.3.3 设计分析 124
5.3.4 逻辑设计 126
5.3.5 实现流程 127
5.3.6 拓展任务 127
5.4 信号处理 127
5.4.1 实验设备 127
5.4.2 功能要求 127
5.4.3 设计分析 127
5.4.4 逻辑设计 132
5.4.5 仿真结果 133
5.4.6 实现流程 135
5.4.7 拓展任务 135
5.5 信号输出（执行） 135
5.5.1 实验设备 135
5.5.2 功能要求 139
5.5.3 设计分析 139
5.5.4 逻辑设计 144
5.5.5 实现流程 151
5.5.6 拓展任务 152
提高篇 155
第6章 FPGA高级设计举例 155
6.1 FPGA编码技巧 155
6.2 流水线设计 159
6.2.1 流水线技术的原理 159
6.2.2 流水线设计及实现思路 160
6.2.3 流水线设计实例 160
6.3 FIR滤波器设计 163
6.3.1 FIR滤波器的数学原理 163
6.3.2 基于FPGA的FIR滤波器设计及实现思路 163
6.3.3 FIR滤波器的FPGA实现结构 164
6.3.4 FIR设计实例 164
6.4 SPI接口设计 171
6.4.1 SPI接口原理 171
6.4.2 SPI接口的设计及实现思路 173
6.4.3 SPI接口设计实例 174
6.5 异步FIFO设计 180
6.5.1 异步FIFO的工作原理 180
6.5.2 异步FIFO设计及实现思路 181
6.5.3 异步FIFO设计实例 183
第7章 FPGA的时序约束与时序分析 188
7.1 静态时序分析 188
7.2 DFF时序参数 188
7.3 时序分析与时序约束 189
7.3.1 时序分析模型 189
7.3.2 寄存器与寄存器间时序约束 190
7.3.3 输入接口时序约束 191
7.3.4 输出接口时序约束 191
7.4 时序分析举例 192
7.4.1 约束文件（xdc、sdc） 192
7.4.2 约束检查（check_timing） 193
7.4.3 时序分析 195
第8章 Zynq SoC嵌入式系统设计 199
8.1 Zynq结构 199
8.1.1 Zynq结构概述 199
8.1.2 APU 199
8.1.3 PL 201
8.1.4 片上外设 202
8.2 系统互连 202
8.2.1 AXI4总线协议 202
8.2.2 Zynq内部互连 206
8.3 基于Zynq平台的嵌入式系统设计 210
8.3.1 基于Zynq平台的嵌入式系统开发流程 210
8.3.2 系统设计输入 210
8.3.3 HLS设计 213
8.3.4 IP集成 221
8.3.5 软件设计 222
8.4 Zynq设计举例 223
8.4.1 IP集成设计 223
8.4.2 软件开发 232
8.4.3 运行效果 237
第9章 基于Zynq的AI应用——CNN手写数字识别系统 239
9.1 算法分析 239
9.1.1 手写识别算法分析 239
9.1.2 CNN算法简介 239
9.1.3 Lenet5网络结构 240
9.2 系统架构 241
9.3 卷积加速核设计 243
9.4 硬件架构设计 247
9.5 软件架构设计 249
9.6 系统性能分析 250
9.6.1 功耗评估 250
9.6.2 器件资源利用率 251
9.6.3 时序约束 251
9.6.4 加速性能 251
第10章 FPGA综合实验 253
10.1 语音处理系统的FPGA实现 253
10.1.1 实验设备 253
10.1.2 功能要求 253
10.1.3 设计分析 254
10.1.4 逻辑设计 255
10.1.5 仿真结果 259
10.1.6 实现流程 259
10.1.7 拓展任务 259
10.2 数字示波器的FPGA实现 260
10.2.1 实验设备 261
10.2.2 功能要求 261
10.2.3 设计分析 261
10.2.4 逻辑设计 262
10.2.5 仿真结果 267
10.2.6 实现流程 267
10.2.7 拓展任务 267
10.3 基于Zynq的CNN手写数字识别系统实现 267
10.3.1 实验设备 267
10.3.2 功能要求 268
10.3.3 设计分析 268
10.3.4 实现步骤 268
10.3.5 实验效果 288
10.3.6 拓展任务 289
附录A Basys3开发板 290
附录B ZYBO开发板 294
参考文献 299