第1章 FPGA架构总体设计 1
1.1 FPGA芯片研制流程 1
1.2 FPGA架构设计流程 7
1.3 FPGA规模和资源划分 17
1.4 FPGA中功能模块划分 20
参考文献 26
第2章 FPGA中时钟网络 30
2.1 简介 30
2.2 FPGA CDN建模 33
2.3 时钟网络设计方法 43
2.4 时钟网络的灵活性 48
2.5 路由级联 51
2.6 仿真实验 55
2.7 时钟网络热学建模 61
2.8 仿真实验 62
参考文献 66
第3章 FPGA中电源／地线网络和漏电流 68
3.1 电源／地线网络 68
3.2 IR-drop分析与优化 71
3.3 漏电流组成 73
3.4 降低漏电流的方法 74
3.5 基于Via分布的IR-drop分析 77
3.6 仿真实验 81
3.7 不均匀测试点的IR-drop求解 87
3.8 FPGA电源网络IR-drop分析 89
参考文献 94
第4章 FPGA中可编程逻辑单元 98
4.1 基于多路选择器的逻辑单元 98
4.2 基于四输入LUT的可编程逻辑单元的设计 102
4.3 LUT的模型与实现 103
4.4 LUT的输入数目K的确定 106
4.5 进位逻辑 109
4.6 基于查找表结构的FPGA的不足 115
4.7 AIC结构逻辑簇 117
4.8 基于AIC结构FPGA的逻辑簇 120
4.9 面向AIC的映射工具及结构评估平台 124
4.10 结构特征匹配的AIC簇互连优化 125
4.11 仿真分析和比较 131
参考文献 133
第5章 FPGA中可编程I/O模块 136
5.1 可编程I/O系统结构 136
5.2 IOE中的可编程输入缓冲器设计 138
5.3 IOE中的可编程输出缓冲器设计 144
5.4 可编程I/O的后端版图设计 156
5.5 高可靠I/O模块的后端版图与测试 166
5.6 可编程I/O的供电策略 172
5.7 全芯片I/O的ESD技术 173
参考文献 179
第6章 FPGA中DDR存储器接口 182
6.1 DDR SDRAM芯片的工作原理 182
6.2 FPGA芯片中DDR存储器接口系统设计 184
6.3 DDR存储器接口控制器的设计和验证 191
6.4 延时锁相技术 194
6.5 延时锁定环电路的分析与对比 196
6.6 数字延时锁定环电路的性能分析与优化 201
6.7 延时锁定环线性模型与稳定性分析 205
参考文献 209
第7章 FPGA中数字延时锁定环 213
7.1 实现相移的全数字延时锁定环 213
7.2 数字控制延时链 215
7.3 时间数字转换器 220
7.4 双向移位计数器 221
7.5 鉴相器与锁定逻辑 222
7.6 延时锁定环的版图设计 224
7.7 延时锁定环环路的仿真 224
7.8 芯片的物理实现与测试平台 225
7.9 DDR接口的数据通路的测试验证 227
7.10 数字延时锁定环的测试 229
7.11 数字占空比矫正电路的测试 232
参考文献 234
第8章 FPGA中连线连接盒 236
8.1 引言 236
8.2 问题分析 237
8.3 利用模拟退火算法优化CB拓扑结构 241
8.4 实验及结果分析 246
8.5 连线开关盒的电路结构设计方法 251
参考文献 259
第9章 FPGA中互连线段长度分布 261
9.1 所提优化方法的基本思路 261
9.2 以面积延时积最小为目标的优化 265
9.3 针对所提优化方法的讨论 268
9.4 设计实验 269
9.5 FPGA芯片的设计实现 270
9.6 芯片的测试准备 272
参考文献 275
第10章 FPGA中的配置模块 277
10.1 配置系统的基本组成及特点 277
10.2 配置系统的功能需求 279
10.3 配置系统的硬件结构分析 281
10.4 配置码流协议的结构及其对配置系统的影响 286
10.5 配置系统总体框架 292
10.6 配置码流协议的设计 297
10.7 配置系统的电路设计与实现 300
10.8 配置系统采用的验证工具与方法 305
10.9 配置系统的验证方案与功能点的抽取 311
10.10 配置系统功能验证平台的设计 312
10.11 配置系统验证结果 319
参考文献 324