1.1 微处理机的发展 1
第一章 微处理机系统概论 1
1.2 微处理机硬件结构 6
1.2.1 寄存器 6
1.2.2 运算器 8
1.2.3 控制器 10
1.2.4 存储器 12
1.2.5 I/O设备 13
1.2.6 微处理机的总线结构 16
1.3.1 数值的表示 18
1.3 计算机数的表示 18
1.3.2 数据单位表示 21
1.3.3 存储器容量的计量单位 22
1.3.4 编址与寻址 23
1.4 微型计算机主要性能指标 24
习题 25
第二章 Pentium系统结构与原理 26
2.1 引言 26
2.1.1 Pentium微处理机常用术语 26
2.1.2 Pentium微处理机操作方式 28
2.2.1 复杂指令系统计算机——CISC 29
2.2 RISC和CISC 29
2.2.2 精简指令系统计算机——RISC 30
2.3 Pentium寄存器 31
2.3.1 基本体系结构寄存器 32
2.3.2 系统级寄存器 41
2.4 Pentium CPU系统原理 47
2.5 Pentium采用的新技术 52
2.5.1 Pentium新型体系结构 52
2.5.2 Pentium采用的新技术 53
2.6.1 Pentium整数流水线 55
2.6 流水线技术 55
2.6.2 Pentium浮点流水线 56
2.6.3 Pentium指令流水线 57
2.6.4 指令预取 62
2.6.5 指令配对规则 63
2.7 Pentium寻址方式 63
2.8 数据类型 69
习题 72
第三章 Pentium存储管理 73
3.1 综述 73
3.1.1 存储器系统 73
3.1.2 存储管理 74
3.1.3 存储器结构 76
3.2 Pentium分段存储管理 77
3.2.1 平台存储管理方式 77
3.2.2 保护方式下的平台存储管理方式 78
3.2.3 多段存储管理方式 79
3.3 Pentium的段转换 81
3.3.1 存储器段及其寄存器 83
3.3.2 段选择符 84
3.3.3 段描述符 85
3.3.4 段描述符表 91
3.3.5 描述符表基地址寄存器 92
3.4 分页存储管理 93
3.4.1 页转换 94
3.4.2 允许分页位 95
3.4.3 线性地址 95
3.4.4 页表 96
3.4.5 页表项 97
3.4.6 转换旁视缓冲存储器TLB 99
3.5 页级保护 100
3.6 段与页转换组合 102
3.6.1 平台存储管理方式 102
3.6.3 页覆盖段 103
3.6.2 段覆盖页 103
3.6.4 页和段边界不对准 104
3.6.5 页和段边界对准 104
3.6.6 每段的页表 104
3.7 保护方式下的多任务处理 105
习题 106
第四章 高速缓冲存储器（Cache） 107
4.1 Cache 107
4.1.1 什么是Cache 107
4.1.2 局部性原理 108
4.1.3 技术术语 109
4.1.4 Pentium片内Cache 111
4.2 Cache配置方案 112
4.2.1 Pentium片内Cache的配置 112
4.2.2 影响Cache性能的因素 115
4.2.3 Cache大小规模和性能 116
4.2.4 缔合方式和性能 118
4.2.5 实际Cache 121
4.3 Cache结构 122
4.4 Cache操作方式 124
4.4.1 数据Cache 125
4.4.2 数据Cache更新方案 125
4.4.3 指令Cache 126
4.4.4 Cache读／写操作 127
4.4.5 Cache替换算法与规则 128
4.4.6 Cache写贯穿 129
4.4.7 Cache写回 129
4.5 一致性协议 130
4.5.1 MESI Cache一致性协议模型 130
4.5.2 指令Cache一致性协议 131
习题 132
5.1 二级Cache 133
第五章 二级Cache 133
5.2 二级Cache与一级Cache的关系 134
5.2.1 二级Cache与一级指令Cache的关系 134
5.2.2 二级Cache与一级数据Cache的关系 136
5.3 统一的二级Cache 138
5.3.1 二级Cache使用的是MESI协议 138
5.3.2 二级Cache与主存储器 138
5.3.3 二级Cache查找 139
5.3.4 二级Cache命中 139
5.3.5 二级Cache不命中 140
5.3.6 二级Cache的LRU算法 140
5.3.7 二级Cache流水线 141
5.4 二级Cache监视 142
5.5 数据传送方式 143
习题 145
第六章 浮点部件 146
6.1 综述 146
6.2 浮点部件体系结构 149
6.2.1 数值寄存器 149
6.2.2 状态字寄存器 150
6.2.3 控制字寄存器 154
6.2.4 标记字寄存器 156
6.2.6 数值指令指针和数据指针 157
6.2.5 最后的指令操作码字段 157
6.3 浮点部件流水线操作 159
6.3.1 浮点流水线 159
6.3.2 浮点指令的流动 160
6.3.3 安全指令的识别 161
6.3.4 旁路BYPASSES 162
6.4 计算基础 163
6.4.1 数字系统 163
6.4.2 数据类型和格式 165
6.4.3 舍入控制 169
习题 170
6.4.4 精度控制 170
第七章 中断 172
7.1 中断的概念 172
7.1.1 概述 172
7.1.2 中断系统 173
7.2 异常与中断 174
7.2.1 中断源分类 174
7.2.2 中断控制器 176
7.2.3 异常和中断向量 176
7.2.4 指令的重新启动 177
7.3.2 IF屏蔽INTR 178
7.3 允许及禁止中断 178
7.3.1 不可屏蔽中断对未来的不可屏蔽中断的屏蔽 178
7.3.3 RF对调试故障的屏蔽 179
7.3.4 MOV和POP指令对堆栈段中某些异常和中断的屏蔽 179
7.4 中断描述符表 180
7.4.1 异常和中断同时存在时的优先级 180
7.4.2 中断描述符表IDT 180
7.4.3 中断描述符表内描述符 182
7.5 中断任务和中断过程 183
7.5.1 中断过程 183
7.5.2 中断任务 185
7.6 错误代码 186
7.7 异常和错误小结 187
习题 188
第八章 总线 189
8.1 总线的概念 189
8.1.1 概念 189
8.1.2 总线标准的4个特征 191
8.1.3 总线分类 191
8.1.4 总线操作 194
8.1.5 总线配置结构 196
8.2.1 实际存储器和I/O接口 199
8.2 数据传送机制 199
8.2.2 数据传送机制 200
8.2.3 与8位、16位、32位以及64位存储器接口 201
8.3 总线周期 205
8.3.1 单传送周期 205
8.3.2 成组周期 207
8.3.3 中断确认周期 208
8.3.4 专用总线周期 209
8.4 PCI总线 210
8.4.1 PCI局部总线的特征 211
8.4.3 PCI接插件 212
8.4.2 即插即用（Plug and Play） 212
8.4.4 PCI性能 213
8.4.5 PCI前景 214
8.4.6 PCI总线操作 214
8.4.7 总线命令 216
8.4.8 DMA和中断 216
8.4.9 PCI适配器 216
8.4.10 PCI总线信号 218
习题 220
9.1 综述 221
第九章 模数及数模转换 221
9.2 D/A转换 222
9.2.1 D/A转换器的基本原理 222
9.2.2 权电阻解码网络D/A转换器 223
9.2.3 T形电阻解码网络D/A转换器 225
9.3 D/A转换器的主要技术指标 227
9.4 A/D转换器 228
9.4.1 采样／保持器 228
9.4.2 A/D转换器的基本原理 230
9.5 A/D转换器的主要技术指标 233
9.6 D/A转换芯片介绍 234
9.7 A/D转换芯片介绍 239
习题 243
第十章 外围接口芯片 245
10.1 82C37A-5高性能可编程DMA控制器接口 245
10.1.1 82C37A-5的内部结构 245
10.1.2 82C37A-5的微处理机接口 252
10.1.3 82C37A-5的DMA接口 254
10.2 CHMOS可编程时间间隔定时器芯片82C54 256
10.2.1 82C54的方框图 256
10.2.2 82C54的体系结构 257
10.3.1 82C55A的体系结构 260
10.3 82C55A可编程外围接口 260
10.3.2 82C55A与微处理机的接口 262
10.4 82C59A可编程中断控制器 264
10.4.1 82C59A的方框图 265
10.4.2 82C59A的内部体系结构 266
10.4.3 对82C59A的程序设计 267
习题 274
第十一章 多功能高集成外围芯片组82371 275
11.1 综述 275
11.2 寄存器地址空间 281
11.3.1 PCI与ISA/EIO之间桥的PCI配置所需寄存器（PCI功能0） 283
11.3 PCI与ISA/EIO之间桥的寄存器 283
11.3.2 DMA/EIO之间桥的I/O空间所需寄存器（IO） 284
11.4 IDE控制器寄存器（PCI功能1） 285
11.4.1 IDE控制器PCI配置寄存器（PCI功能1） 285
11.4.2 IDE控制器I/O空间寄存器 286
11.5 USB主控制器寄存器（PCI功能2） 286
11.5.1 USB主控制器的PCI配置寄存器（PCI功能2） 286
11.5.2 USB主控制器I/O空间寄存器 287
11.6.1 PCI配置的电源管理寄存器（PCI功能3） 288
11.6 电源管理寄存器 288
11.6.2 电源管理I/O寄存器 289
11.6.3 SMBus（系统管理总线）的I/O空间寄存器 290
11.7 PCI/ISA桥的功能 291
11.7.1 存储器和I/O地址映像 291
11.7.2 PCI总线对BIOS存储器的访问 292
11.7.3 PCI接口 294
11.7.4 ISA/EIO接口 294
11.7.5 DMA控制器 295
11.7.6 PCI DMA 295
11.7.7 中断控制器 296
11.7.9 定时器／计数器 297
11.7.8 系列中断（串行中断） 297
11.7.10 实时时钟 298
11.7.11 X-总线支持 299
11.7.12 复位支持 299
11.8 IDE控制器功能描述 300
11.8.1 IDE信号配置 300
11.8.2 ATA寄存器模块译码 301
11.8.3 PIO IDE事务处理 302
11.8.4 总线主控设备功能 303
习题 305
12.1.1 82443MX主要特征 306
第十二章 多功能高集成外围芯片组82443 306
12.1 综述 306
12.1.2 440MX配置特征 307
12.2 体系结构概述 311
12.3 中央处理机CPU复位 312
12.4 系统地址映像 313
12.5 主机接口功能 318
12.6 存储器接口 323
12.6.1 动态随机存储器DRAM接口 323
12.6.2 动态随机存储器结构和配置 324
12.6.3 系统存储管理 324
12.7.1 AC'97音频控制器 325
12.7 AC'97音频和调制解调器控制器 325
12.7.2 AC'97调制解调器控制器 326
12.7.3 AC'97控制器的连接 326
12.8 PCI接口 328
12.8.1 PCI接口技术 328
12.8.2 北桥芯片组的功能 328
12.8.3 南桥芯片组的功能 331
12.9 DMA控制器 333
12.9.1 DMA控制器 333
12.10.1 定时器／计数器 334
12.9.2 PCI总线的DMA 334
12.10 定时器和实时时钟RTC 334
12.10.2 实时时钟RTC 335
12.11 中断控制器 336
12.12 USB主机控制器 337
12.13 IDE接口 338
12.14 X-总线 339
12.15 系统管理总线SMBus 340
习题 341
13.1 汇编语言基础 343
13.1.1 汇编语言概述 343
第十三章 汇编语言程序设计 343
13.1.2 语句格式 344
13.2 汇编语言程序结构 350
13.2.1 源程序结构 350
13.2.2 伪操作语句 352
13.2.3 宏操作 360
13.2.4 过程 361
13.3 汇编语言程序设计 362
13.3.1 顺序结构程序设计 362
13.3.2 分支程序设计 363
13.3.3 循环程序设计 369
13.3.4 子程序 376
13.3.5 中断 387
13.3.6 发声程序 389
习题 390
第十四章 高档Pentium 392
14.1 高能奔腾——Pentium Pro 392
14.1.1 RISC技术 392
14.1.2 新型体系结构 393
14.1.3 Pentium Pro新技术 394
14.1.4 Pentium Pro性能上的改进 394
14.1.5 Pentium Pro总线 395
14.1.6 Pentium Pro与NT 398
14.1.7 Pentium Pro内部结构 399
14.1.8 Pentium Pro流水线 401
14.1.9 指令译码操作 402
14.1.10 寄存器重命名技术 403
14.1.11 乱序执行技术 404
14.1.12 退出流水线操作 405
14.1.13 浮点数改进 406
14.2 多能奔腾——Pentium MMX 406
14.2.1 MMX技术简介 407
14.2.2 体系结构的改进 408
14.2.4 应用 409
14.2.3 简单的乘-累加操作 409
14.3 二代奔腾——Pentium Ⅱ 410
14.3.1 综述 410
14.3.2 体系结构的增强 412
14.3.3 Pentium Ⅱ流水线 412
14.3.4 Pentium Ⅱ的Cache 415
14.3.5 指令的预取和译码部件 416
14.3.6 重排序缓冲存储器（ROB） 418
14.3.7 调度发送／执行部件 418
14.3.8 恢复部件 419
14.3.9 分支转移预测 420
14.4 多能奔腾二代——Pentium Ⅲ 421
14.4.1 Pentium Ⅲ的高性能 422
14.4.2 Pentium Ⅲ的低成本 422
14.4.3 SSE指令 423
14.4.4 Pentium Ⅲ的微体系结构 427
14.4.5 微处理机序列号 429
14.5 Pentium 4 433
14.5.1 Pentium 4是Intel系列最高级、性能最强的微处理机 434
14.5.2 Pentium 4的NetBurst微体系结构 434
14.5.3 超级流水线技术 436
14.5.4 高速的系统总线（400 MHz） 437
14.5.5 拥有执行追踪功能的一级Cache 438
14.5.6 高级动态执行机制 439
14.5.7 高速执行引擎 441
14.5.8 配备有先进传输机制的二级Cache 442
14.5.9 性能增强了的浮点部件和多媒体部件 442
14.5.10 单指令多数据扩展的数据流SIMD（SSE2）指令集 443
14.5.11 数据预取（Prefetch）逻辑 443
14.5.12 用于测试和性能监视的配置 443
习题 443
附录 Pentium指令系统 445
主要参考文献 455