第1章 概述 1
1.1 Tiger SHARC系列DSP简介 1
1.1.1 ADSP TS101S DSP简介 1
1.1.2 ADSP TS20XS系列DSP简介 6
1.2 ADSP TS20XS系列DSP的特点及应用 9
1.2.1 ADSP TS20XS系列DSP的结构特点 9
1.2.2 ADSP TS201S指令系统的特点 17
1.2.3 ADSP TS202S与ADSP TS203S 17
1.3 ADSP TS201S的引脚说明 18
第2章 ADSP TS20XS系列DSP硬件组成原理 25
2.1 ADSP TS20XS系列DSP结构 25
2.1.1 ADSP TS201S DSP结构与应用 25
2.1.2 ADSP TS202S,ADSP TS203S DSP结构 31
2.2 ADSP TS20XS系列DSP计算内核 31
2.2.1 ADSP TS201S的算术逻辑运算单元（ALU） 32
2.2.2 ADSP TS201S的通信逻辑处理单元（CLU） 39
2.2.3 乘法器 56
2.2.4 移位器 63
2.3 ADSP TS20XS系列DSP寻址 69
2.4 ADSP TS20XS系列DSP程序控制 86
2.4.1 程序控制器操作 90
2.4.2 指令排队缓冲（IAB）和分支目标缓冲（BTB） 96
2.4.3 影响指令流水延迟的因素 102
2.4.4 程序控制器的实例 110
2.5 ADSP TS20XS内部总线 111
2.5.1 ADSP TS20XS的内部总线 111
2.5.2 ADSP TS20XS的SOC接口 112
3.1.1 全局寻址映射空间 115
3.1 ADSP TS20XS的寻址空间 115
第3章 ADSP TS20XS系列DSP存储器组织 115
3.1.2 主机寻址空间 116
3.1.3 外部存储器寻址空间 117
3.1.4 多处理器寻址空间 117
3.1.5 处理器内部存储空间 118
3.2 ADSP TS20XS的存储器组织 119
3.2.1 存储块物理结构 120
3.2.2 存储块逻辑组织 121
3.2.3 存储器缓冲 123
3.2.4 存储访问 125
3.3 ADSP TS20XS系列DSP寄存器 132
3.3.1 计算块寄存器组 135
3.3.2 未映射的计算块寄存器 135
3.3.3 整数型ALU寄存器组 136
3.3.4 程序控制器寄存器组 137
3.3.5 Cache寄存器组（存储器控制寄存器） 139
3.3.6 中断寄存器组 141
3.3.7 DMA控制和状态寄存器组 146
3.3.8 链路口寄存器组 149
3.3.9 外部总线接口寄存器组 152
3.3.10 JTAG测试和仿真寄存器组 154
3.3.11 调试寄存器组 155
第4章 ADSP TS20XS系列DSP的I/O资源 159
4.1 ADSP TS20XS系列DSP的中断 159
4.1.1 ADSP TS20XS的中断源 159
4.1.2 ADSP TS20XS的中断向量 162
4.1.3 ADSP TS20XS可编程的中断控制寄存器 163
4.1.4 ADSP TS20XS的中断处理过程 163
4.1.5 中断返回与异常 166
4.1.6 中断服务程序实例 167
4.2 DMA传输 168
4.2.1 ADSP TS20XS DMA控制器与传输控制块 169
4.2.2 DMA控制与状态寄存器 173
4.2.3 链式DMA与二维DMA 173
4.2.4 外部口DMA与飞越传输 176
4.2.5 AutoDMA与链路口DMA 179
4.2.6 DMA的几个问题 182
4.3.1 ADSP TS20XS链路口结构 184
4.3 ADSP TS20XS系列DSP的差分链路口 184
4.3.2 链路口通信协议 188
4.3.3 链路口传输延迟 190
4.3.4 链路口的故障检测机制 190
4.3.5 链路口数据缓冲寄存器、控制及状态寄存器 192
第5章 ADSP TS20XS系列DSP指令系统 193
5.1 ADSP TS20XS系列DSP指令集简介 193
5.1.1 指令结构与特点 193
5.1.2 指令行结构 194
5.1.3 TigerSHARC处理器指令速查 199
5.2.1 ALU指令 206
5.2 ADSP TS20XS系列DSP指令集 206
5.2.2 CLU指令 233
5.2.3 乘法器指令 238
5.2.4 移位器指令 257
5.2.5 IALU指令 266
5.2.6 IALU加载／存储／传输指令 271
5.3 ADSP TS20XS系列DSP指令并行规则和约束条件 274
5.3.1 指令并行规则 274
5.3.3 计算块指令约束 279
5.3.2 并行指令的通用约束 279
5.3.4 IALU指令约束 281
5.3.5 程序控制指令约束 283
第6章 ADSP TS20XS系列DSP接口设计 285
6.1 外部总线接口 285
6.1.1 外部端口数据传输 285
6.1.2 流水线协议接口 286
6.1.3 慢速设备协议接口 291
6.1.4 EPROM和Flash接口 293
6.1.5 典型外部总线接口实例 295
6.2 SDRAM接口 307
6.2.1 SDRAM控制 308
6.2.2 SDRAM编程 311
6.2.3 SDRAM接口上电过程 313
6.2.4 SDRAM接口吞吐量 314
6.3 链路口 320
6.3.1 链路口接口 321
6.3.2 链路口控制与协议 323
6.4 ADSP TS20XS与FPGA接口举例 323
6.4.1 用FPGA实现ADSP TS20XS的复位电路 323
6.4.2 FPGA采用锁存电路实现与ADSP TS20XS的数据通信 325
6.4.3 FPGA采用双口RAM电路实现与ADSP TS20XS的数据通信 326
6.4.4 FPGA与ADSP TS20XS的链路口通信电路 326
第7章 ADSP TS20XS系列DSP系统设计 342
7.1 ADSP TS20XS系列DSP系统功耗及散热设计 342
7.1.1 器件的功耗 342
7.1.2 散热设计 348
7.2 ADSP TS20XS系列DSP系统电源设计 354
7.2.1 电源供电要求 354
7.2.2 电源滤波要求 355
7.2.3 电源设计 357
7.3 ADSP TS201S系统时钟要求及高速时钟系统设计 358
7.3.1 ADSP TS201S的系统时钟 358
7.3.2 ADSP TS201S系统时钟SCLK设计 359
7.4 JTAG接口有关问题 363
7.4.1 JTAG连接 364
7.4.2 ICE配置与测试 369
第8章 ADSP TS20XS系列DSP系统程序优化设计 371
8.1 程序优化设计思路 371
8.1.1 复数基2FFT算法程序优化实现 372
8.1.2 复数求模算法程序优化实现 381
8.1.3 算法程序的优化步骤总结 392
8.2 引起处理器流水线操作延时和影响的因素 392
8.3 存储器优化配置 400
第9章 多DSP系统设计及实例 405
9.1 多DSP系统组成模型 405
9.2 简化多DSP系统的复杂度 406
9.3 多DSP系统的设计实例 409
9.3.1 ADSP TS201S WCDMA基带处理板功能 409
9.3.2 ADSP TS201S WCDMA基带处理板时序要求 410
9.3.3 ADSP TS201S WCDMA基带处理板硬件方案 411
9.4 ADSP TS201S WCDMA基带处理板的PCB设计 419
9.4.1 分层结构设计 420
9.4.2 高速信号线设计 421
9.4.3 高速信号线过孔设计 421
9.4.4 ADSP TS201S WCDMA基带处理板时钟线设计 423
9.4.5 串扰及减少串扰的方法 423
9.4.6 ADSP TS201S WCDMA基带处理板PCB上主要技术参数 426
10.1 多DSP系统引导程序设计 427
10.1.1 EPROM引导方式及其内核引导程序 427
第10章 多DSP系统的软件设计 427
10.1.2 主机引导方式及其内核引导程序 430
10.1.3 链路口引导方式及其内核引导程序 433
10.1.4 无引导方式启动处理器 436
10.1.5 多DSP系统引导程序设计 437
10.2 多DSP系统的数据传输方式和系统工作模式字的应用 446
10.2.1 多DSP系统的数据传输方式 447
10.2.2 系统工作模式字的建立 452
附录A ADSP TS20XS系列DSP引脚分配与封装 454
参考文献 464